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- [发明专利]运行中的独立磁盘冗余阵列奇偶校验计算-CN202210915019.3在审
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朱利恩·馬吉斯
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东芝存储器株式会社
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2018-08-16
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2022-11-01
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G06F11/10
- 本发明涉及执行运行中的独立磁盘冗余阵列RAID奇偶校验计算的方法。一种数据存储装置包括含有数据的非易失性半导体存储阵列、与非易失性半导体存储阵列通信的控制器及含有RAID单元的缓冲器，RAID单元经由控制器与非易失性半导体存储阵列通信。控制器经配置以从主机装置接收写入请求，将与写入请求相关的第一数据累积在RAID单元中。控制器经配置以同时将含于RAID单元中的第一数据传输到非易失性半导体存储阵列，计算含于RAID单元中的第一数据的奇偶校验值，每一奇偶校验值与每一写入请求相关，将奇偶校验值累积在上下文识别符缓冲器中。控制器经配置以使上下文标识符与奇偶校验值相关联，将奇偶校验值和上下文标识符存储在非易失性半导体存储阵列中。
- 运行中的独立磁盘冗余阵列奇偶校验计算
- [发明专利]基于信用的命令调度-CN201810936134.2有效
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朱利恩·马吉斯;郑贤权;金宗铉
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东芝存储器株式会社
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2018-08-16
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2022-08-30
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G06F9/48
- 本发明涉及一种基于信用的命令调度。一种存储器系统包含存储器控制器，所述存储器控制器具有实施于硬件逻辑块中的存储体命令调度器及包含功率预算寄存器及信用寄存器的功率预算控制器。所述硬件逻辑块能够确定队列中待经由信道发射到存储器组的命令，估计所述命令的功率消耗值，且查询所述功率预算控制器以确定所述功率消耗值是否在阈值内。如果所述功率消耗值在所述阈值内，那么所述硬件逻辑块从所述功率预算控制器接收准予响应，将所述功率消耗值添加到信用寄存器值，经由所述信道发射所述命令，且将指示已执行所述命令且应从所述信用寄存器值减去所述功率消耗值的信号发射到所述功率预算控制器。
- 基于信用命令调度
- [发明专利]运行中的独立磁盘冗余阵列奇偶校验计算-CN201810935177.9有效
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朱利恩·馬吉斯
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东芝存储器株式会社
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2018-08-16
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2022-08-23
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G06F11/10
- 本发明涉及一种执行运行中的raid奇偶校验计算的方法。一种数据存储装置包括含有数据的非易失性半导体存储阵列、与非易失性半导体存储阵列通信的控制器以及含有RAID单元的缓冲器，RAID单元经由控制器与非易失性半导体存储阵列通信。控制器经配置以从主机装置接收写入请求，且将与写入请求相关的第一数据累积在RAID单元中。控制器还经配置以同时将含于RAID单元中的第一数据传输到非易失性半导体存储阵列，计算含于RAID单元中的第一数据的奇偶校验值，每一奇偶校验值与每一写入请求相关，且将奇偶校验值累积在上下文识别符缓冲器中。控制器经进一步配置以使上下文标识符与奇偶校验值相关联，且将奇偶校验值和上下文标识符存储在非易失性半导体存储阵列中。
- 运行中的独立磁盘冗余阵列奇偶校验计算
- [发明专利]存储器系统及控制方法-CN202111461348.7在审
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吉田英树;菅野伸一
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东芝存储器株式会社
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2018-07-13
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2022-03-01
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G06F3/06
- 本发明的实施方式提供一种能够谋求I/O性能改善的存储器系统及控制方法。实施方式的存储器系统包含：非易失性存储器，包含多个区块，所述多个区块各自包含多个页；以及控制器，对所述非易失性存储器进行控制。所述控制器当从主机接收到指定第1逻辑地址与第1区块编号的写入要求时，决定应写入来自所述主机的数据的具有所述第1区块编号的第1区块内的第1位置，将来自所述主机的数据写入到所述第1区块内的所述第1位置。所述控制器将表示所述第1位置的第1区块内物理地址、或所述第1逻辑地址、所述第1区块编号及所述第1区块内物理地址的组的任一者通知给所述主机。
- 存储器系统控制方法
- [发明专利]存储装置-CN202111411443.6在审
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田上政由;胜又龙太;饭島纯;清水徹哉;臼井孝公;藤田弦晖
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东芝存储器株式会社
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2017-09-06
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2022-03-01
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H01L27/11582
- 实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；以及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，且电连接在所述第1接触插塞。所述第1存储单元阵列包含在所述第1方向上积层的多个第1电极层、及贯通所述多个第1电极层的第1半导体柱，所述第2存储单元阵列包含在所述第1方向上积层的多个第2电极层、及贯通所述多个第2电极层的第2半导体柱。所述第1接触插塞电连接在所述第1半导体柱，所述第2接触插塞电连接在所述第2半导体柱。
- 存储装置
- [发明专利]存储装置-CN202111412363.2在审
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田上政由;胜又龙太;饭島纯;清水徹哉;臼井孝公;藤田弦晖
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东芝存储器株式会社
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2017-09-06
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2022-03-01
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H01L27/11582
- 实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；以及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，且电连接在所述第1接触插塞。所述第1存储单元阵列包含在所述第1方向上积层的多个第1电极层、及贯通所述多个第1电极层的第1半导体柱，所述第2存储单元阵列包含在所述第1方向上积层的多个第2电极层、及贯通所述多个第2电极层的第2半导体柱。所述第1接触插塞电连接在所述第1半导体柱，所述第2接触插塞电连接在所述第2半导体柱。
- 存储装置
- [发明专利]半导体存储装置-CN202111352867.X在审
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伊藤孝政;福住嘉晃
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东芝存储器株式会社
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2017-03-08
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2022-02-15
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H01L27/11582
- 本发明是一种电极膜的电阻较低的半导体存储装置。半导体存储装置具备：第一电极膜，沿第一方向延伸；第二电极膜，设置于第一电极膜的第二方向上，沿第一方向延伸；第三电极膜，设置于第一电极膜的第二方向上，沿第一方向延伸；绝缘部件，设置于第二电极膜与第三电极膜之间，沿第一方向延伸；第一半导体部件，沿第二方向延伸，贯穿第一电极膜及第二电极膜；第二半导体部件，沿第二方向延伸，贯穿第一电极膜及第三电极膜；及第三半导体部件，沿第二方向延伸，第一部分配置于第二电极膜与第三电极膜之间且与绝缘部件相接，第二部分贯穿第一电极膜。在第一方向上，第三半导体部件的排列密度小于第一半导体部件的排列密度及第二半导体部件的排列密度。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201711135070.8有效
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二山拓也;四方刚
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东芝存储器株式会社
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2017-11-16
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2022-01-11
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H01L27/1157
- 实施方式提供一种能够提高动作可靠性的半导体存储装置。一实施方式的半导体存储装置具备：第1区域(BLK)，包含沿着第1方向(X方向)并排地排列着多条的第1配线(SGD)、将相邻的第1配线(SGD)间分离的第1绝缘膜(SLT2)、及以横跨相邻的第1配线(SGD)间的方式设置的第1柱(MP)；以及第2、第3区域(SLT1)，以在第2方向(Y方向)上将第1区域(BLK)夹在中间的方式定位，且包含第2绝缘膜。第1柱(MP)包含导电层、栅极绝缘膜及电荷累积层。设置在第1区域(BLK)内的第1配线(SGD)的条数为奇数条。
- 半导体存储装置
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