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[发明专利]增加高温环境老化试验测试样品数量的方法及系统-CN201811603170.3有效
发明人：张文亮;雷小阳;李文江;朱阳军 -专利权人：山东阅芯电子科技有限公司
申请日： 2018-12-26 - 公布日： 2021-05-14 - 主分类号： G01R31/26 文献下载
摘要：本发明涉及一种增加高温环境老化试验测试样品数量的方法及系统，其包括能为被测器件进行环境老化试验提供所需环境的环境试验箱；还包括能控制环境试验箱的风门挡板开启状态的风门挡板控制机构。在试验过程中，根据风门挡板当前的开启角α以及环境试验箱内的当前温度Treal，通过风门挡板控制机构精确快速调整风门挡板的开启角α，从而能改变测试系统的最大允许发热功率，使测试系统一方面能容纳更多的测试样品，另一方面能最大程度节省电能，保证试验的顺利进行。
增加高温环境老化试验测试样品数量方法系统

[发明专利]能实现高压测试中高压隔离的方法及装置-CN201910729780.6有效
发明人：白玉明;杨飞;吴凯;朱阳军 -专利权人：南京芯长征科技有限公司
申请日： 2019-08-08 - 公布日： 2021-04-23 - 主分类号： G01R1/30 文献下载
摘要：本发明涉及一种能实现高压测试中高压隔离的方法及装置，所述能实现高压测试中高压隔离的方法，包括能对待测器件进行所需高压测试的高压主回路，所述高压主回路内包括用于控制待测器件测试状态的测试开关管Q2，还包括能控制测试开关管Q2开关状态的驱动主体电路；所述驱动主体电路包括用于接收脉冲信号的放大器以及能将放大后的脉冲信号加载到测试开关管Q2上的光耦隔离驱动电路，所述光耦隔离驱动电路输出的驱动脉冲信号能控制测试开关管Q2的开关状态，且通过光耦隔离驱动电路能使得高压主回路内的高压与驱动主体电路内的电压隔离。本发明能有效实现高压隔离，降低测试成本，安全可靠。
实现高压测试隔离方法装置

[发明专利]高效率封装的IGBT模块-CN202011546565.1在审
发明人：吕岩;陈宝川;朱阳军;苏江 -专利权人：芯长征微电子制造（山东）有限公司
申请日： 2020-12-24 - 公布日： 2021-04-16 - 主分类号： H01L25/07 文献下载
摘要：本发明涉及一种高效率封装的IGBT模块。其包括封装底板、设置于所述封装底板上的模块第一覆铜陶瓷板以及设置于所述封装底板上的模块第二覆铜陶瓷板，在模块第一覆铜陶瓷板上设有第一IGBT芯片单元体，在模块第二覆铜陶瓷板上设有第二IGBT芯片单元体；第一IGBT芯片单元体、第二IGBT芯片单元体能与封装底板上的功率端子组、控制端子板组适配连接，以连接成所需的IGBT拓扑电路；功率端子组与模块第一覆铜陶瓷板、模块第二覆铜陶瓷板适配电连接，且功率端子组内的功率端子体与模块第一覆铜陶瓷板和/或模块第二覆铜陶瓷板通过超声波焊接或软钎料焊接固定。本发明结构紧凑，采用超声波焊接，能提高IGBT模块的生产效率以及质量。
高效率封装 igbt 模块

[实用新型]能检测多拓扑单元功率半导体器件的装置-CN202021052335.5有效
发明人：梁林杰;张文亮;孙元鹏;张军辉;姚启明;朱阳军 -专利权人：山东阅芯电子科技有限公司
申请日： 2020-06-09 - 公布日： 2021-04-09 - 主分类号： G01R31/26 文献下载
摘要：本实用新型涉及一种能检测多拓扑单元功率半导体器件的装置，其包括能对功率半导体器件支撑与定位的元件载盘以及能驱动元件载盘升降的载盘升降驱动机构；在所述元件载盘上方设置适配板，在所述适配板上设置能与功率半导体器件适配电连接的连接器，所述适配板能在元件载盘上方平移，且适配板在元件载盘上平移后，适配板上的连接器能与功率半导体器件上相应的拓扑单元对齐，通过载盘升降机构驱动元件载盘上升后，适配板上的连接器能与功率半导体器件上所对应的拓扑单元电连接。本实用新型结构紧凑，能降低测试成本，提高测试精度以及测试效率，使用方便，安全可靠。
检测拓扑单元功率半导体器件装置

[发明专利]低EMI深沟槽隔离沟槽型功率半导体器件及其制备方法-CN201910932285.5有效
发明人：白玉明;杨飞;吴凯;张广银;朱阳军 -专利权人：南京芯长征科技有限公司
申请日： 2019-09-29 - 公布日： 2021-03-23 - 主分类号： H01L23/552 文献下载
摘要：本发明涉及一种功率半导体器件及其制备方法，尤其是一种低EMI深沟槽隔离沟槽型功率半导体器件及其制备方法，属于功率半导体器件的技术领域。本发明用终端通孔隔离取代现有场限环终端结构，终端面积显著降低，降低芯片成本，提高芯片电流密度。将栅极金属和背面电极结构放置在半导体衬底的背面，源极金属位于半导体衬底的正面，封装时，将源极金属焊接在封装基板上，栅极金属和漏极金属通过打线引出。由于源极金属是处于低电位，因此，封装基板点位保持为低电位，封装基板向外发射电磁场的效应基本被消除，EMI干扰降低。
emi 深沟隔离沟槽功率半导体器件及其制备方法

[发明专利]半导体器件检测设备中减少定位点数量的方法-CN201910307999.7有效
发明人：张军辉;张文亮;朱阳军 -专利权人：山东阅芯电子科技有限公司
申请日： 2019-04-17 - 公布日： 2021-01-26 - 主分类号： G01R31/26 文献下载
摘要：本发明涉及一种半导体器件检测设备中减少定位点数量的方法，其在载盘夹爪的下方设置位置检测传感器，在需对载盘组上载盘进行夹取时，在得到原点信息后，检测控制系统控制载盘组支撑升降驱动机构驱动载盘组上升Na距离，检测控制系统控制载盘夹爪从释放位运到抓紧位；载盘夹爪夹取相应的载盘后，检测控制系统控制载盘组支撑升降驱动机构驱动载盘组下降距离(N‑1)a，以使得当前载盘组内最上层载盘位于载盘夹爪下方的Na处，以便根据上述在原点位置的定位方式进行后续所需的载盘夹取控制。本发明能简化定位过程，提高载盘夹取中的定位精度，确保载盘夹取中的稳定性与可靠性。
半导体器件检测设备减少定位数量方法

[实用新型]老化寿命试验用老化板装置-CN202021052331.7有效
发明人：田昱;张文亮;孙浩强;李文江;朱阳军 -专利权人：山东阅芯电子科技有限公司
申请日： 2020-06-09 - 公布日： 2021-01-26 - 主分类号： G01R31/26 文献下载
摘要：本实用新型涉及一种老化寿命试验用老化板装置，其包括老化板体、测试工位以及老化板金手指组，老化板金手指组内包括若干器件连接指体，还包括转接板体，转接板体包括金手指插槽以及转接板金手指组，转接板金手指组内包括若干转接连接指体，转接板金手指组内的转接连接指体与老化板金手指组内的器件连接指体一一对应，老化板金手指组嵌置在金手指插槽内后，老化板金手指组内的器件连接指体通过转接板体能与转接板金手指组内相应的转接连接指体适配连接，以通过转接板金手指组内的转接连接指体与器件连接指体配合能满足对测试工位上测试器件的测试连接需要。本实用新型能适应不同封装的测试需要，降低测试成本，使用方便，安全可靠。
老化寿命试验装置

[发明专利]IGBT器件及其制作方法-CN201510776865.1有效
发明人：滕渊;朱阳军;卢烁今;田晓丽 -专利权人：上海联星电子有限公司;江苏中科君芯科技有限公司
申请日： 2015-11-12 - 公布日： 2021-01-22 - 主分类号： H01L29/739 文献下载
摘要：本发明提供了一种IGBT器件及其制作方法，包括：基底，所述基底包括本体层、位于所述本体层表面内的阱区和源区；位于所述基底正面的第一介质层以及位于所述第一介质层表面的栅极，所述栅极和所述本体层之间的第一介质层的厚度范围为1nm～100nm；位于所述栅极表面的第二介质层以及位于所述第二介质层和所述基底正面的发射极。由于栅极和本体层之间的第一介质层的厚度限定在1nm～100nm的范围内，因此，减小了栅极与基底背面集电极之间的密勒电容的间距，增大了密勒电容，进而降低了IGBT器件在开通和关断的过程中所承受的电压的变化率，提高了IGBT器件的抗闩锁能力。
igbt 器件及其制作方法

[发明专利]可兼容多种环境老化试验的方法及系统-CN201811603167.1有效
发明人：张文亮;李文江;孙浩强;雷小阳;朱阳军 -专利权人：山东阅芯电子科技有限公司
申请日： 2018-12-26 - 公布日： 2021-01-01 - 主分类号： G01R31/26 文献下载
摘要：本发明涉及一种可兼容多种环境老化试验的方法及系统，其包括试验环境装置以及试验测试电路，利用所述试验环境装置能提供待测功率器件在环境老化试验中所需的试验环境，利用试验测试电路能提供待测功率器件在环境老化试验中所需的电学条件，以能对待测功率器件进行所需的反偏试验或栅偏试验；所述试验环境装置能提供的试验环境包括低温环境、高温环境以及高温高湿环境；通过试验环境装置提供的试验环境和/或试验测试电路加载的电学条件配合，能对待测功率器件进行所需的环境老化试验，本发明利用同一种设备能同时实现多种环境老化试验的测试，提高了测试的综合利用率，降低安装空间和采购成本及后续运维成本。
兼容多种环境老化试验方法系统

[发明专利]提高耐压的屏蔽栅MOSFET结构及其制备方法-CN201710997883.1有效
发明人：徐承福;朱阳军 -专利权人：贵州芯长征科技有限公司
申请日： 2017-10-24 - 公布日： 2020-09-25 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种MOSFET结构及其制备方法，尤其是一种提高耐压的屏蔽栅MOSFET结构及其制备方法，属于半导体器件的技术领域。元胞沟槽内设置屏蔽栅结构，在元胞沟槽的槽底设置一个或多个第二导电类型岛区，第二导电类型岛区依次竖向排列且最上端的第二导电类型岛区与元胞沟槽的槽底接触，利用第二导电类型岛区以及第一导电类型辅助层能有效增加沟槽的深度，优化元胞沟槽的槽底掺杂，能进一步提高MOSFET器件的耐压能力，与现有工艺兼容，安全可靠。
提高耐压屏蔽 mosfet 结构及其制备方法

[发明专利]提高耐压范围的MOSFET器件及其制备方法-CN201710997677.0有效
发明人：徐承福;朱阳军 -专利权人：贵州芯长征科技有限公司
申请日： 2017-10-24 - 公布日： 2020-09-25 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种MOSFET器件及其制备方法，尤其是一种提高耐压范围的MOSFET器件及其制备方法，属于半导体器件的技术领域。元胞区的有源元胞采用沟槽结构，终端保护区内设置若干终端沟槽，终端沟槽的深度大于元胞沟槽的深度，所述终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，能有效提高耐压范围，与现有工艺兼容，安全可靠。
提高耐压范围 mosfet 器件及其制备方法

[发明专利]高压超结衬底的制备方法-CN202010284469.8在审
发明人：张广银;白玉明;杨飞;吴凯;朱阳军 -专利权人：南京芯长征科技有限公司
申请日： 2020-04-13 - 公布日： 2020-07-28 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种高压超结衬底的制备方法，其在基层衬底上通过外延工艺制备衬底耐压辅助层以及超结耐压层，通过沟槽刻蚀工艺在衬底耐压辅助层内得到衬底辅助层沟槽，对超结耐压层沟槽刻蚀后得到耐压辅助通孔，整个工艺过程与现有工艺兼容，由于采用同一光刻版刻蚀得到耐压辅助通孔以及衬底辅助层沟槽，能有效降低刻蚀难度，同时，刻蚀得到的衬底辅助层沟槽以及耐压辅助通孔具有很好的垂直性，侧壁一致性较好，深宽比减小，降低了辅助层沟槽填充体、辅助通孔填充体填充的难度，减少了空洞和缺陷的形成，电荷平衡得到加强，有利于击穿电压的提高，技术难度得到大幅的降低，为超结应用在特高压领域奠定基础。
高压衬底制备方法

[发明专利]反偏试验样品保护方法及装置-CN201811188609.0有效
发明人：张文亮;李文江;孙浩强;朱阳军 -专利权人：山东阅芯电子科技有限公司
申请日： 2018-10-12 - 公布日： 2020-07-28 - 主分类号： G01R31/26 文献下载
摘要：本发明涉及一种反偏试验样品保护方法及装置，其提供若干待测样品、栅偏电压电路以及反偏电压电路；还包括熔断器组以及低压继电器组，熔断器组内包括与待测样品数量相一致的保护熔断器，低压继电器组内包括与待测样品数量相一致的低压继电器；每个待测样品的第一端与栅偏电压电路电连接，待测样品的第二端与熔断器组内相应保护熔断器的第一端以及低压继电器组内相应低压继电器常开触点的第一端连接，熔断器的第二端与反偏电压电路电连接，低压继电器常开触点的第二端与高压继电器KM0常开触点的一端连接，高压继电器KM0常开触点的另一端接地；本发明保护触发电流可以灵活设置，提高保护动作的响应速度以及保护精准度。
试验样品保护方法装置

[发明专利]非对称的屏蔽栅MOSFET结构及其制备方法-CN201710997761.2有效
发明人：徐承福;朱阳军 -专利权人：贵州芯长征科技有限公司;南京芯长征科技有限公司
申请日： 2017-10-24 - 公布日： 2020-06-30 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种非对称的屏蔽栅MOSFET结构及其制备方法，其在第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在所述第一元胞沟槽、第二元胞沟槽内均设置屏蔽栅结构；在第一元胞沟槽远离第二元胞沟槽的外侧设置第二导电类型第一基区，在第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，在第二元胞沟槽远离第一元胞沟槽的外侧设置第二导电类型第三基区，从而能形成非对称结构，利用所述非对称结构，能减少第一导电类型源区与第二导电类型基区的接触面积，且能提供更多的电流泄放路径，减少了第一导电类型源区下方的电流，进一步减少了寄生三极管开启的可能性，从而提高了屏蔽栅MOSFET器件的雪崩电流。
对称屏蔽 mosfet 结构及其制备方法

[发明专利]TI-IGBT的制作方法-CN201410133262.5有效
发明人：张文亮;朱阳军;田晓丽 -专利权人：中国科学院微电子研究所;江苏物联网研究发展中心;江苏中科君芯科技有限公司
申请日： 2014-04-03 - 公布日： 2020-06-19 - 主分类号： H01L21/331 文献下载
摘要：本发明提供了一种TI‑IGBT的制作方法，包括：提供半导体衬底，对半导体衬底的一侧表面进行第一次掺杂；对半导体衬底退火，以激活第一次掺杂的掺杂杂质；对半导体衬底进行与第一次掺杂的掺杂类型相反的第二次掺杂，使第二次掺杂的掺杂深度大于或等于第一次掺杂的掺杂深度，并使第二次掺杂的掺杂浓度在其掺杂范围内不同掺杂深度处均大于第一次掺杂的掺杂浓度；利用激光扫描第二次掺杂的区域的待形成第二集电区，以对待形成第二集电区退火，激活待形成第二集电区中的第二次掺杂的掺杂杂质，形成第二集电区，与第二集电区相邻的第一次掺杂的区域为第一集电区。本发明所提供的方法能够降低生产成本、提高生产效率、改善晶圆翘曲或碎片的问题。
ti igbt 制作方法