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[实用新型]一种高集成处理系统-CN202222455811.3有效
发明人：刘鸿瑾;袁雨;李超;张绍林;李宾;王红霞;牟宁 -专利权人：北京轩宇空间科技有限公司
申请日： 2022-09-16 - 公布日： 2022-12-06 - 主分类号： G06F30/34 文献下载
摘要：一种高集成处理系统，包括设于板卡上的：处理器芯片；供电电路，与处理器芯片连接；NAND FLASH，连接第一模拟开关，第一模拟开关连接处理器芯片；以太网接口，连接PHY芯片，PHY芯片连接第一模拟开关，第一模拟开关的控制由处理器芯片的GIPO口控制；第一晶振和第二晶振，均连接第二模拟开关，第二模拟开关连接处理器芯片，第二模拟开关的控制由处理器芯片的GIPO口控制；运放，与处理器芯片连接，并连接有SMA接口；电流采集芯片，与处理器芯片连接，用于进行ADC采样。在板卡上集成处理器芯片及多种接口，并搭建芯片引脚分时复用的硬件结构，提高集成度，更加利于开发者进行芯片资源的开发应用。
一种集成处理系统

[发明专利]用于在仿真器上仿真逻辑系统设计的方法及相关设备-CN202210864665.1在审
发明人：徐欣 -专利权人：芯华章科技股份有限公司
申请日： 2022-07-21 - 公布日： 2022-12-02 - 主分类号： G06F30/343 文献下载
摘要：本公开提供一种用于在仿真器上用于仿真逻辑系统设计的方法及相关设备。该方法包括：获取检测模块的描述，所述检测模块的描述包括触发条件，所述触发条件包括多个信号；将所述逻辑系统设计切割为多个块，所述多个块包括第一块和第二块，所述第一块和第二块被分别分配到第一FPGA和第二FPGA；将所述触发条件分解为与所述多个块对应的多个子条件，其中，所述子条件包括第一子条件和第二子条件，所述第一子条件对应于所述第一块，所述第二子条件对应于所述第二块；在所述多个FPGA上分别运行所述多个子条件和所述多个块以确定所述触发条件是否满足。
用于仿真器仿真逻辑系统设计方法相关设备

[发明专利]一种基于FPGA单热点分布的信息表示方法及其电路结构-CN202210887363.6在审
发明人：黄乐天;许怡楠;姜书艳;廖永波 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-12-02 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于FPGA单热点分布的信息表示方法，包括如下步骤：S1、为了实现热点分布信息表示，首先将FPGA器件按物理位置进行区域分块，S2、根据分块区域的编码，在目标信息匹配的物理区域内布置合适的电路结构使其工作时与其他区域产生温度差，本发明能够搭载更多的信息，在同样的信息表示周期内能够表示更多的信息，且编码信息相对自由，更具安全性。此外，相比通过执行算法提高整体温度的方式，基于LUT的发热电路结构和基于DSP的发热电路结构能够在占用较小的资源开销的情况下实现信息的有效表示，在同样的面积开销下，环形振荡器电路通过反相器信号不断翻转产生更高的功耗使得区域温度能够显著提升，从而能够增加信息表达的范围与有效性。
一种基于 fpga 热点分布信息表示方法及其电路结构

[实用新型]一种FPGA固件烧写和加载控制电路及系统-CN202222119987.1有效
发明人：严磊;胡杨;陈健辉;邹大生;黄宇奇 -专利权人：深圳市迈拓斯电子信息科技有限责任公司
申请日： 2022-08-11 - 公布日： 2022-12-02 - 主分类号： G06F30/347 文献下载
摘要：本实用新型公开了一种FPGA固件烧写和加载控制电路及系统，包括：主控模块、FPGA模块、FLASH固件存储模块及切换控制模块；主控模块连接到上位机，主控模块与切换控制模块电连接，切换控制模块分别与FPGA模块及FLASH固件存储模块电连接；切换控制模块用于切换FLASH固件存储模块与FPGA模块或主控模块的连接；当切换控制模块切换到FLASH固件存储模块与主控模块的连接时，上位机通过主控模块对FLASH固件存储模块进行烧写；当切换控制模块切换到FLASH固件存储模块与FPGA模块的连接时，FPGA模块可以正常加载FLASH固件存储模块内的固件。本实用新型能够实现FPGA固件的正常烧写，且能够在断电等意外情况发生时控制FLASH固件存储模块与主控模块直连，以实现后续再次启动烧写流程，可靠性高。
一种 fpga 固件烧写加载控制电路系统

[发明专利]一种用于评估FPGA芯片面积的方法-CN202211121191.8在审
发明人：高丽江;贾一平;杨海钢 -专利权人：北京中科胜芯科技有限公司
申请日： 2022-09-15 - 公布日： 2022-11-29 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种用于评估FPGA芯片面积的方法，属于FPGA芯片设计技术领域。该方法执行以下步骤，1）确定当前设计中基本单元的版图高度；2）以步骤1）为约束条件，确定各基本单元的最小宽度；3）设定每增加一个finger后，所述基本单元的宽度增加值；4）根据步骤2）和步骤3）确定当前设计中各单元最终宽度值，并以向上取整的方式以w的整数倍表示，从而确定各单元的最小等效单元的面积，并根据各单元中最小等效单元个数得到各单元的总面积；5）计算面积占用率a，并进行评估；本发明可预估芯片面积，并通过占用率进行快速评估，本发明以基于固定单元高度的面积估计的方式对于FPGA进行面积估计。
一种用于评估 fpga 芯片面积方法

[发明专利]外延工艺的模拟方法-CN202211203201.2在审
发明人：李伟叶;侯翔宇;杨继业;李昊;陆怡;康志潇;张博;刑军军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-09-29 - 公布日： 2022-11-29 - 主分类号： G06F30/347 文献下载
摘要：一种外延工艺的模拟方法，包括：获取待模拟外延工艺，所述待模拟外延工艺包括若干待模拟外延阶段，各待模拟外延阶段具有对应的初始外延时间速率关系模型；获取若干组外延工艺参数，各外延工艺参数包括外延速率和外延时间；根据至少一组外延工艺参数中的外延速率和外延时间对任一所述待模拟外延阶段的初始外延时间速率关系模型进行拟合，获取所述待模拟外延阶段对应的参考外延时间速率关系模型；根据所述若干待模拟外延阶段对应的参考外延时间速率关系模型，获取所述待模拟外延工艺的模拟外延填充量。所述外延工艺的模拟方法改善了深沟槽填充工艺的调整方式，简化了填充工艺的调整步骤，缩短了工艺调整时间，提升了工艺调整效率。
外延工艺模拟方法

[发明专利]一种电路设计的分割方法及装置-CN202211075642.9在审
发明人：万鹭;张吉锋;邵中尉;肖慧 -专利权人：上海思尔芯技术股份有限公司
申请日： 2022-09-05 - 公布日： 2022-11-25 - 主分类号： G06F30/347 文献下载
摘要：本申请提供了一种电路设计的分割方法及装置，在对电路设计进行分割之前，增加了预处理的步骤，包括：先计算每个节点的到达时间，然后确定关键路径，再基于时延约束信息提高关键路径上每条连线的权重值；同时，将电路设计转化为拓扑图并确定每个节点的层级，然后移除层级之差过大的跨层连线。通过以上分割前的预处理，对时延较大的路径中的连线及容易造成同一条路径被反复切割的连线赋予更高的权重值或者将其删除以防止被切割，从而使接下来进行电路分割时可以尽量避免切割时延较大的路径和尽量避免反复切割同一条路径，进而可以有效减轻甚至消除因切割不当而带来的电路整体时延增大的问题，使得系统的运行速率得到明显的提升。
一种电路设计分割方法装置

[发明专利]一种原理图引脚封装设计的方法、装置及存储介质-CN202211306871.7在审
发明人：黄耿焕;龚易彤;明德 -专利权人：广州市保伦电子有限公司
申请日： 2022-10-25 - 公布日： 2022-11-22 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种原理图引脚封装设计的方法、装置及存储介质，方法包括：获取FPGA的每个bank区域组的需求引脚信息；根据每个bank区域组的需求引脚信息，调取封装信息库中对应的需求引脚的第一引脚数据，其中，封装信息库包括所有FPGA标准引脚的基础数据；按照预设的排序顺序对第一引脚数据进行排序，根据排序后的第一引脚数据，生成一个引脚位置映射表，其中，一个引脚位置映射表记录了一个bank区域组的引脚数据与引脚位置信息的映射关系；根据引脚位置映射表，生成器件的轮廓和对应的需求封装引脚，获得引脚封装原理图，实现FPGA需求引脚的自动封装，提高FPGA需求引脚的封装效率。
一种原理图引脚封装设计方法装置存储介质

[发明专利]一种基于环形网络的实现电路单热点传递的电路架构-CN202210885681.9在审
发明人：黄乐天;许怡楠;姜书艳;廖永波 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-11-22 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于环形网络的实现电路单热点传递的电路架构，包括区域划分单元、热点单元和处理单元，所述区域划分单元包括FPGA芯片，所述FPGA芯片划分多个空间区域并对空间区域进行八进制编码，多个所述空间区域呈环形阵列分布，每个所述空间区域对应一个处理单元，且所述热点单元与处理单元呈对应设置；本发明通过区域划分单元、热点单元和处理单元的配合，其中区域划分单元FPGA芯片，使电路架构更加复杂，即使电路架构被破解，具体的电路含义难以被理解，而基于FPGA单热点分布的信息表示方法也就更难以被破解，使信息被泄露的几率，提高了电路的安全性。
一种基于环形网络实现电路热点传递架构

[发明专利]面向云服务的性能与隔离性定制化硬件虚拟化方法及装置-CN202210899168.5在审
发明人：叶可江;苏林煜;林彦颖;须成忠 -专利权人：中国科学院深圳先进技术研究院;澳门大学
申请日： 2022-07-28 - 公布日： 2022-11-22 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及云计算领域，具体涉及一种面向云服务的性能与隔离性定制化硬件虚拟化方法及装置。本发明选择使用FPGA进行虚拟化，同时在器材的选择上先后选择了PCIe总线进行硬件的通讯交互，使用通用接口芯片作为PCIe接口控制器，对FPGA板子上的可重构模块进行了重新设计，基于动态可重构技术针对FPGA上的模块，使用了一种新的方法对FPGA硬件资源进行虚拟化，对其进行了功能上的重构，并不浪费额外资源且不会使得数据中心变得臃肿繁杂，并且满足了云服务的高性能需求同时对各个硬件间的隔离性具有保障，达到了提高资源管理效率的目的。
面向服务性能隔离定制硬件虚拟方法装置

[发明专利]一种面向粗粒度可重构阵列上的路由增强调度方法及装置-CN202210799238.X在审
发明人：欧阳鹏 -专利权人：北京清微智能科技有限公司
申请日： 2022-07-06 - 公布日： 2022-11-18 - 主分类号： G06F30/34 文献下载
摘要：本发明实施例提供了一种面向粗粒度可重构阵列上的路由增强调度方法及装置，方法包括：分析数据流图中每个算子节点的可扩展机动性；根据可扩展机动性定义二进制变量；根据二进制变量构建约束条件，并根据所构建的约束条件构建线性目标函数；利用约束条件和线性目标函数得到调度解，根据调度解确定调度方案。通过定义不同的二进制变量和约束条件，用于通过创建整数线性规划模型，将实现在调度以及重调度阶段支持多种路由方式的完全路由探索，从而获得最优解空间，最终提升整个映射过程的效率和映射的质量，最终通过映射评估函数，可以对调度方案的布局灵活度进行评估，产生更有利于布局布线的调度方案，最终提升整个映射过程的效率和映射的质量。
一种面向粒度可重构阵列路由增强调度方法装置

[发明专利]针对FPGA综合工具的性能评估方法、装置和计算机设备-CN202210994049.8在审
发明人：罗军;刘治国;王卫东;常笑 -专利权人：西安赛宝工业技术研究院有限公司
申请日： 2022-08-18 - 公布日： 2022-11-15 - 主分类号： G06F30/343 文献下载
摘要：本申请涉及一种针对FPGA综合工具的性能评估方法、装置和计算机设备。该方法包括：获取测试用例集合；采用待测FPGA综合工具对测试用例进行综合，得到待测FPGA综合工具对应的第一性能参数和第一待验证性能参数，以及采用参考FPGA综合工具对测试用例进行综合，得到参考FPGA综合工具对应的第二性能参数和第二待验证性能参数；基于第一测试参数对第一待验证性能参数进行测试验证，得到待测FPGA综合工具对应的第三性能参数，以及基于第二测试参数对第二待验证性能参数进行测试验证，得到参考FPGA综合工具对应的第四性能参数；根据第一性能参数、第二性能参数、第三性能参数和第四性能参数，对待测FPGA综合工具进行性能评估。采用本方法实现了FPGA综合工具的性能评估。
针对 fpga 综合工具性能评估方法装置计算机设备

[发明专利]基于延时链的触发信号同步系统、方法及半导体测试设备-CN202110405600.6有效
发明人：邬刚;陈永 -专利权人：杭州加速科技有限公司
申请日： 2021-04-15 - 公布日： 2022-11-15 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种ATE半导体测试设备中的基于延时链的触发信号同步系统、方法及半导体测试设备，属于微电子行业集成电路测试领域。通过在背板上设置有可编程逻辑器件，将与背板通信连接的所有业务板的互联同步触发信号布线在可编程逻辑器件上进行实现，解决了背板布线庞杂的问题。通过设置输入信号延时单元和输出信号延时单元对触发信号的发送接收进行延时处理，解决了各业务板触发信号发送至其他各业务板的精准同步性问题，同时更易于触发信号同步校准处理。
基于延时触发信号同步系统方法半导体测试设备

[实用新型]一种FPGA固件的多重加载控制电路及系统-CN202222120007.X有效
发明人：严磊;胡杨;陈健辉;邹大生;贺生强 -专利权人：深圳市迈拓斯电子信息科技有限责任公司
申请日： 2022-08-11 - 公布日： 2022-11-15 - 主分类号： G06F30/347 文献下载
摘要：本实用新型公开了一种FPGA固件的多重加载控制电路及系统，一种FPGA固件的多重加载控制电路包括：主控模块、FPGA模块、切换模块、第一FLASH模块及第二FLASH模块；所述主控模块连接到上位机，所述主控模块分别与所述FPGA模块及所述切换模块电连接，所述切换模块与所述FPGA模块电连接，所述切换模块分别与所述第一FLASH模块及所述第二FLASH模块电连接。本实用新型能够实现不同FLASH固件的加载，分时实现FLASH固件包含的功能。
一种 fpga 多重加载控制电路系统

[发明专利]针对双约束问题基于最速下降法的FPGA设计方法-CN202211024694.3在审
发明人：陈禾;李家豪;徐明;谢宜壮 -专利权人：北京理工大学
申请日： 2022-08-25 - 公布日： 2022-11-11 - 主分类号： G06F30/343 文献下载
摘要：本发明实施例公开了一种基于最速下降法的FPGA设计方法，包括:在双约束条件下确定FPGA设计可行域；在可行域中利用最速下降法计算可行解；由可行解确定可行域中的最优解；选择经验阈值与最优解比较判断是否有平衡设计方案；若存在平衡设计，舍弃之前可行域，确定一个新的可行域，在新的可行域中重复之前的步骤，直至没有平衡替代方案。本发明提供的FPGA设计方法本是一种平衡资源与实时性二者矛盾设计方法，可广泛应用于存在资源与实时性矛盾的各个领域当中。本发明具备工程指导意义，能够指导FPGA设计人员开展系统级优化设计。
针对约束问题基于下降 fpga 设计方法