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[发明专利]一种IP与EFPGA端口连接方法及其优选方法-CN201811641453.7有效
发明人：靳松;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2018-12-29 - 公布日： 2023-04-18 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种IP与EFPGA的端口连接方法，包括步骤：使用硬件描述语言建立层次化设计工程；基于层次化设计工程中IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上；对层次化设计工程运行逻辑综合，输出综合结果；综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息。一种优选方法，包括多次重复综合结果中每一个IO随机分配合法的IO资源位置信息,并分别进行全局布局、详细布局和绕线得到时序性能结果；将多个时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。用多个IO的位置去替代单一位置的IP，使集成IP的工作规范化和流程化。
一种 ip efpga 端口连接方法及其优选

[发明专利]一种基于FPGA的面向微处理器测试的仿真方法及装置-CN202110413186.3有效
发明人：赵淳;张乡夫;刘越;肖川 -专利权人：北京信息科技大学
申请日： 2021-04-16 - 公布日： 2023-04-18 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于FPGA的面向微处理器测试的仿真方法，涉及建模仿真技术领域，包括以下步骤：待测芯片上电并加载测试程序；根据所述待测芯片的待测功能确定所述虚拟芯片，并定义所述虚拟芯片和所述待测芯片的引脚规则；检测所述待测芯片是否与已经通过自检的虚拟芯片联通；执行所述测试程序的代码，测试所述待测芯片的功能。通过本发明中的方法，可以有效地发挥FPGA的可重构性、动态配置、灵活组合等特点，达到软件定义电路的目标，能够充分模拟外围电路的功能。较之传统的板级仿真方法，不用针对每一类外围电路设计电路板，只需要一个通用的功能电路板即可实现，并且可根据需要随时调整，监控点也可以任意设置，仿真评估效果更加明显。
一种基于 fpga 面向微处理器测试仿真方法装置

[发明专利]基于窗口的动态擦除调度方法-CN202310126349.9在审
发明人：李睿;哈亚军 -专利权人：上海科技大学
申请日： 2023-02-16 - 公布日： 2023-04-14 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于窗口的动态擦除调度方法。本发明提出了一种新颖的基于窗口的动态擦除调度算法，通过动态调度用户任务和擦除任务，本发明公开的算法可以减少FPGA擦除模块的擦除冲突，尽可能多地及时擦除每一个用户任务。对比当前方法，本发明提出的方法大大减少了硬件电路的面积和能耗开销，并提高了系统的可靠性。本发明提出了一种基于协商驱动和基于ILP的优化驱动的擦除调度算法，通过利用全局冲突信息，本发明的算法可以擦除更多用户任务，提高系统可靠性。本发明保证混合关键任务集系统的可靠性。本发明提出了一种基于DVFS的多ICAP端口分配算法，可以探索FPGA架构支持对系统可靠性的影响，以进一步优化系统可靠性。
基于窗口动态擦除调度方法

[发明专利]一种可编程逻辑器件时钟信号布线的方法及装置-CN202211594366.7有效
发明人：李玉洁;刘洋 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-12-13 - 公布日： 2023-04-14 - 主分类号： G06F30/347 文献下载
摘要：本发明提供了一种可编程逻辑器件时钟信号布线的方法及装置，通过使用时钟分治的思想，将信号集合分成时钟信号集合和非时钟信号集合，减少两者之间的耦合性，大大降低布线复杂度，提高布线效率。通过将FPGA进行区域划分，然后将时钟互连资源在各子区域进行分配，并依次判断时钟信号在各子区域的数量，如果数量大于预设数量，则不再对其他信号进行分配。经过这样的预处理，则可以先完成时钟信号的布线，量级减少布线的复杂度，提高布线效率。通过时钟检测及调整装置，在时钟互连资源拥塞时，可以精确降低时钟互连资源使用，提高时钟互连资源的利用率、提高时序性能、提高编译速度。
一种可编程逻辑器件时钟信号布线方法装置

[发明专利]FPGA布局方法、装置、电子设备和存储介质-CN202310137323.4在审
发明人：罗钧;蒋中华;王海力 -专利权人：京微齐力（北京）科技股份有限公司
申请日： 2023-02-20 - 公布日： 2023-04-11 - 主分类号： G06F30/347 文献下载
摘要：本申请提供一种FPGA布局方法、FPGA布局装置、电子设备和计算机可读存储介质。FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，方法包括：当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元；当M大于N时，将N个待布局单元布置在逻辑区内，将M‑N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。根据本申请，能够充分利用逻辑区内的外部信号输入线资源，提高FPGA面积利用率，降低总体延时。
fpga 布局方法装置电子设备存储介质

[发明专利]基于FPGA的PCIe通信系统及其通信方法-CN202310027564.3在审
发明人：陆小杭;李宇昊 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-01-09 - 公布日： 2023-04-07 - 主分类号： G06F30/34 文献下载
摘要：本公开涉及基于FPGA的PCIe通信系统及其通信方法。所述基于FPGA的PCIe通信系统，通过时钟模块识别当前链路PCIe通信协议版本和数据位宽，输出当前链路PCIe对应时钟速率的系统时钟；数据接收模块接收并同步跨时钟域异步数据为系统时钟域数据，发送系统时钟域数据到数据发送模块和数据加扰/解扰模块；数据加扰/解扰模块对PCIe通信协议3.0及以上版本的系统时钟域数据进行解扰，发送到链路训练状态机检测模块；链路训练状态机检测模块检测解扰后的系统时钟域数据，分析链路训练状态机的状态，输出链路训练状态机的状态下的数据报文到数据发送模块；数据发送模块输出经数据位宽处理后的系统时钟域数据和数据报文。实现FPGA两端的PCIe设备正常通信。
基于 fpga pcie 通信系统及其方法

[发明专利]一种芯片存储需求的部署方法、装置、设备及存储介质-CN202111081845.4在审
发明人：耿云川;陈巍;赵诗琪;尚会滨;江博;李冰倩 -专利权人：千芯半导体科技（北京）有限公司
申请日： 2021-09-15 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本申请实施例公开了一种芯片存储需求的部署方法、装置、设备及存储介质。该方法在不改变预设数组性能，即保持第一数据访问方式不变的情况下，利用第一数据访问方式和第二数据访问方式的关联关系，将基于第一访问方式得到的访问结果转换为第二数据访问方式对应的访问结果，进而根据转换后的访问结果部署硬件架构所需的芯片，因为第二数据访问方式的数据访问精度高于第一数据访问方式的数据访问精度，所以转换后的访问结果的准确性更高，从而提高了部署结果的准确性，使得部署后的芯片更能满足硬件架构的需求，由此节省了硬件架构的设计时间。
一种芯片存储需求部署方法装置设备介质

[发明专利]一种利用进位链的工艺映射方法-CN201510738809.9有效
发明人：耿嘉 -专利权人：京微雅格（北京）科技有限公司
申请日： 2015-11-04 - 公布日： 2023-04-07 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种利用进位链的工艺映射方法，该方法包括：FPGA包括多个逻辑单元，一个逻辑单元包括多个逻辑片；将FPGA的一个逻辑单元LE上的一个逻辑片LP中多输入查找表的输出端连接至第一加法器的第二加数输入端；将所述第一加法器的进位输入端和第一加数输入端各自输入1个比特信号；所述第一加法器进位输出端输出进位输出信号。本发明通过使用查找表与加法器相结合的工艺映射方法实现对较长宽度与或逻辑的工艺映射，能够节省芯片逻辑资源，同时可大幅降低实现该逻辑的延时。
一种利用进位工艺映射方法

[发明专利]一种基于FPGA自动更新布局布线的方法及系统-CN201811644391.5有效
发明人：朱旭;杨龙;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本发明属于集成电路设计领域，具体涉及一种基于FPGA自动更新布局布线的方法及系统。该方法包括：生成更新配置文件；根据所述更新配置文件和原始位流文件生成更新位流文件；将所述更新位流文件加载到FPGA上。该系统包括：功能测试模块，用于生成更新配置文件；自动布局布线模块，用于根据所述更新配置文件和原始位流文件生成更新位流文件；下载模块，用于将所述更新位流文件加载到FPGA上。本发明通过集合自动布局布线模块与功能测试模块，使得FPGA系统实现自动更新布局布线的功能，使得更新布局布线的过程不需要人为参与或软件参与，提高FPGA芯片设计可靠性。
一种基于 fpga 自动更新布局布线方法系统

[发明专利]一种CPLD管脚分配的方法、系统及设备-CN201811506286.5有效
发明人：高志伟;宁辰 -专利权人：广东浪潮大数据研究有限公司
申请日： 2018-12-10 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种CPLD管脚分配的方法，包括：接收输入的CPLD需求文档；根据CPLD需求文档确定第一网络名与管脚号的理论对应关系；导出CPLD设计工程中的管脚分配列表，并为管脚分配列表中的各第二网络名匹配对应的第一网络名；根据理论对应关系确定第二网络名对应的管脚号，并将匹配完成的管脚分配列表导入到CPLD设计工程中。本申请所提供的技术方案保证了CPLD需求的管脚分配信息在导入CPLD工程过程中的准确性，在此基础上有效提高了CPLD管脚分配工作的效率，节省了人力与时间成本，也同时降低了CPLD设计失误率。本申请同时还提供了一种CPLD管脚分配的系统、设备及计算机可读存储介质，具有上述有益效果。
一种 cpld 管脚分配方法系统设备

[发明专利]基于寄存器重定时的多流水级时序电路再综合操作方法-CN201811587490.4有效
发明人：李鹏;李运娣;郭小波 -专利权人：河南工程学院
申请日： 2018-12-25 - 公布日： 2023-04-07 - 主分类号： G06F30/34 文献下载
摘要：本发明提出了一种基于寄存器重定时的多流水级时序电路再综合操作方法，其步骤为：利用FPGA设计流程将硬件描述语言产生查找表电路；初始化查找表时序电路各流水级的时间裕量；利用查找表电路划分锥集方法从输入端口开始向输出端口方向依次选择查找表锥集电路；对查找表锥集电路进行再综合操作：如果锥集电路未跨越寄存器，应用查找表再综合操作方法处理；如果锥集跨越寄存器，查找表电路进行分类；依据时间裕量对再综合后的电路取舍判断。本发明利用时序电路流水线设计中的时间裕量，在关键路径时延约束下更大限度的为查找表再综合提供优化方案，优化后的电路占用资源更少，结构更为简单，大量减少后续FPGA装箱、布局、布线阶段的工作量。
基于寄存器重定时流水时序电路综合操作方法

[发明专利]一种基于标准COMe的通用底板设计-CN202211683162.0在审
发明人：潘志浩;陆晓峰;郭旭;莫浩鑫;王宇;陆淳炀;殷军章 -专利权人：中电科申泰信息科技有限公司
申请日： 2022-12-27 - 公布日： 2023-04-04 - 主分类号： G06F30/343 文献下载
摘要：本发明涉及计算机硬件板卡技术领域，特别涉及一种基于标准COMe的通用底板设计，包括不同处理器的核心板和包含多个接口的通用底板，两者之间通过一个COMe接口相连；所述核心板上集成了能令不同处理器正常工作的CPU电源系统、CPU时钟系统、可编程逻辑器件CPLD和实时时钟模块；所述通用底板集成了直连处理器的PCIe扩展控制器、PCIe插槽、底板电源系统、底板时钟系统、DDR插槽、风扇和各外设芯片。若干所述外设芯片包括USB芯片、SATA芯片、音频芯片、网卡芯片和显卡芯片。该发明使用标准COMe接口和多种设备芯片，与不同处理器的核心板卡进行了适配，促进了国产处理器硬件板卡自主可控设计的进程。
一种基于标准 come 通用底板设计

[发明专利]用于在运行时确定来自FPGA的信号值的方法-CN201780015065.5有效
发明人： H·卡尔特;D·卢贝雷 -专利权人：德斯拜思有限公司
申请日： 2017-05-02 - 公布日： 2023-04-04 - 主分类号： G06F30/343 文献下载
摘要：本发明涉及一种用于在运行时确定来自FPGA的信号值的方法，基于FPGA源代码创建分配列表，源代码在第一位置上使用至少一个第一信号，为第一信号分配至少一个第一寄存器，在分配列表中将第一信号和第一寄存器列为彼此分配的，在FPGA源代码中的第二位置上使用第二信号，在创建分配列表时自动识别第二信号的值能根据第一计算规则由第一信号的值确定，所述第二信号通过一个或多个位保持运算操作或通过一个或多个位改变运算操作与第一信号关联，在分配列表中将第二信号、第一寄存器和第一计算规则列为彼此分配的，其中，在读取时通过第一计算规则由第一值确定第二信号的第二值。
用于运行确定来自 fpga 信号方法

[发明专利]现场可编程逻辑门阵列电路、数据处理方法-CN202211716409.4在审
发明人：刘宜璟;李康 -专利权人：昆易电子科技（上海）有限公司
申请日： 2022-12-29 - 公布日： 2023-03-31 - 主分类号： G06F30/34 文献下载
摘要：本发明实施例公开了一种现场可编程逻辑门阵列电路、数据处理方法及电路设计方法。其中，现场可编程逻辑门阵列电路包括：通信接口；至少一个功能模块，所述功能模块包括多个功能算子模块和交换矩阵模块，所述交换矩阵模块包括多个交换矩阵，所述功能算子模块与所述交换矩阵连接，其中，任意两个功能算子模块之间均连接有一个或多个所述交换矩阵；所述通信接口直接或间接连接至少部分所述交换矩阵。本发明可以避免重新对FPGA进行完整的流程设计，提高了FPGA的灵活性。
现场可编程逻辑门阵列电路数据处理方法

[发明专利]一种基于稀疏技术的FPGA布局布线方法-CN202211560747.3在审
发明人：覃碨珺 -专利权人：上海芯璐科技有限公司
申请日： 2022-12-07 - 公布日： 2023-03-28 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种基于稀疏技术的FPGA布局布线方法，包括以下步骤：将FPGA内部硬件模块抽象为带电气端口的软件模块；读取全连接网表；进行全连接布局布线；判断布线是否满足要求，若满足布线要求，则完成布线并输出硬件网表；若不满足布线要求，在迭代未结束的情况下，返回全连接布局布线步骤；若不满足布线要求，在迭代结束的情况下，判断对应软件模块是否具备可稀疏的属性；若不具备可稀疏则反馈异常并退出；若具备可稀疏，则进行稀疏化处理和稀疏化布线。本发明在不增加物理布线资源的情况，通过开发各软件模块的可稀疏性和稀疏规则，可以明显提高芯片的性能或者计算能力，从而使AI计算或者图像处理等应用场合可以明显减少布线资源的使用。
一种基于稀疏技术 fpga 布局布线方法