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[发明专利]一种基于FPGA的曲线插值方法-CN202310171918.1在审
发明人：莫卓文;林佑昇;姜涛;郑汉武;郑林 -专利权人：深圳市穗晶半导体有限公司
申请日： 2023-02-21 - 公布日： 2023-06-23 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于FPGA的曲线插值方法、装置、电子设备，方法具体包括：确定第一坐标和第二坐标，对所述第一坐标和所述第二坐标进行分段操作得到分段结果，对所述分段结果进行曲线插值操作，得到基于FPGA的曲线插值结果。本发明通过提出简易且易实现的基于FPGA的曲线插值方法，解决了FPGA领域中的代码编写难度大和指数对应的Verilog语言代码在综合软件中无法综合的问题，适用于FPGA领域的曲线插值设计，可广泛应用于数字芯片设计技术领域。
一种基于 fpga 曲线方法

[发明专利]一种基于事务的数字逻辑仿真系统-CN202211091828.3在审
发明人：王宏伟;李铀;孙宇明;唐柳;赵敏 -专利权人：北京轩宇信息技术有限公司
申请日： 2022-09-07 - 公布日： 2023-06-23 - 主分类号： G06F30/34 文献下载
摘要：本申请公开了一种基于事务的数据逻辑仿真系统，该系统包括：上位机和数字逻辑仿真装置；其中，上位机，与数字逻辑仿真装置耦合，用于向数字逻辑仿真装置发送待测设计DUT以及仿真指令；数字逻辑仿真装置，接收并装载待测设计以及接收仿真指令，并基于仿真指令生成仿真激励数据，将仿真激励数据作用于待测设计得到仿真结果，将仿真结果与预设仿真结果进行比对得到比对结果，将比对结果发送给上位机。本申请解决了现有技术中数字逻辑仿真效率较低的技术问题。
一种基于事务数字逻辑仿真系统

[发明专利]用于基于源代码中定义的硬件要求来设计FPGA的方法和系统-CN201611078754.4有效
发明人：黄岱;冯佳;哈桑·基亚尼内杰德;张妍嫣;张满江 -专利权人：百度（美国）有限责任公司
申请日： 2016-11-29 - 公布日： 2023-06-23 - 主分类号： G06F30/34 文献下载
摘要：本发明提供用于基于源代码中定义的硬件要求来设计FPGA的方法和系统。根据一个实施例，解析源代码以识别用以执行第一函数的第一例程和用以执行第二函数的第二例程。基于源代码中定义的与第一例程和第二例程相关联的一个或多个声明来确定第一例程与第二例程之间的控制信令拓扑。分配描述第一硬件配置的第一逻辑块，第一硬件配置表示第一例程的第一函数。分配描述第二硬件配置的第二逻辑块，第二硬件配置表示第二例程的第二函数。基于第一逻辑块和第二逻辑块来生成寄存器传输级网表，其中，第二逻辑块用以基于控制信令拓扑来执行依赖于由第一逻辑块执行的第一函数的第二函数。
用于基于源代码定义硬件要求设计 fpga 方法系统

[发明专利]FPGA IP核的设计方法-CN201910082770.8有效
发明人：陈柱佳;韦援丰 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2019-01-29 - 公布日： 2023-06-20 - 主分类号： G06F30/34 文献下载
摘要：本发明提供了一种FPGA IP核的设计方法，包括：根据预定用户设计，对FPGA IP核资源进行第一评估，确定第一评估结果；根据第一评估结果对FPGA IP核进行设计。本发明通过在现有技术的IP设计流程中添加对预定用户设计的资源占用率进行评估的流程，并给出布局布线结果和资源占用率，因此能根据预定用户设计给出合理的IP核资源规模以及排布，避免IP核中资源的冗余。
fpga ip 设计方法

[发明专利]一种生成码流文件的方法、装置、计算机存储介质及终端-CN202310282176.X在审
发明人：魏山菊;王兴刚;闵祥伟;李海波;王铜铜;范召;宋国民 -专利权人：山东高云半导体科技有限公司
申请日： 2023-03-17 - 公布日： 2023-06-16 - 主分类号： G06F30/347 文献下载
摘要：本文公开一种生成码流文件的方法、装置、计算机存储介质及终端，包括：对现场可编程门阵列(FPGA)中的模块，根据数据在模块中的时序要求的数值确定模块的先后排序；根据确定的模块的先后排序，逐个进行模块的逻辑综合、布局和布线处理；所有模块的逻辑综合、布局和布线处理均完成后，执行生成码流文件的处理。本发明实施例根据时序要求的数值分析模块的时序权重值，以模块为处理单元，依据各模块时序权重值确定FPGA中包含的模块的先后顺序，基于确定的先后顺序对各个模块分别进行逻辑综合、布局和布线处理；提高了逻辑资源分配的合理性，保证了关键的时序模块对逻辑资源使用的优先级，提高了芯片的设计质量和设计效率。
一种生成文件方法装置计算机存储介质终端

[发明专利]FPGA硬宏单元的初始位置布局方法和装置-CN202310149438.5在审
发明人：刘榜;葛坤峰 -专利权人：上海安路信息科技股份有限公司
申请日： 2023-02-21 - 公布日： 2023-06-13 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了FPGA硬宏单元的初始位置布局方法和装置。该方法包括：针对FPGA电路中的所有目标逻辑器件，建立时序超图；其中，目标逻辑器件包括硬宏单元、寄存器、输入输出单元；基于时序超图，将存在至少一条信号传输路径的两个硬宏单元作为一个硬宏单元组合，得到若干个硬宏单元组合，并获取各个硬宏单元组合的时序亲密度；根据各个硬宏单元组合的时序亲密度和各个硬宏单元的当前物理位置，采用模拟退火算法得到各个硬宏单元的最优物理位置，以将各个硬宏单元的最优物理位置对应作为各个硬宏单元的初始位置。本发明能够基于时序超图合理布局硬宏单元的初始位置，有利于优化FPGA布局布线效果。
fpga 单元初始位置布局方法装置

[发明专利]一种实现时钟同步的方法及装置-CN202310051718.2在审
发明人：肖慧;张吉锋;邵中尉 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-02-02 - 公布日： 2023-06-13 - 主分类号： G06F30/34 文献下载
摘要：本申请提供了一种实现时钟同步的方法及装置，用于包含多个FPGA的原型验证系统，其中方法包括：先获取用户芯片设计中原有的时钟模块，在芯片设计被分割后，将所述时钟模块复制至分割后不包含所述时钟模块的FPGA中并建立正确的连接关系，同时将时钟生成器与每个FPGA中的时钟模块进行等长连接，从而可以使每个FPGA都能够接收到相位相同的时钟信号。本申请实施例通过对时钟模块等逻辑资源进行全局自动化的复制，可以为每个FPGA提供等相位的时钟，从而解决了芯片设计被分割后时钟信号跨FPGA传播而带来的时钟相位偏差问题，实现了分割后各FPGA时钟信号相位对齐。
一种实现时钟同步方法装置

[发明专利]一种可重构硬件任务动态布局方法-CN202010731007.6有效
发明人：程胜;赵新鹏;蔡铭;邱化强;崔小磊 -专利权人：北京神舟航天软件技术有限公司
申请日： 2020-07-27 - 公布日： 2023-06-13 - 主分类号： G06F30/347 文献下载
摘要：本发明公开的可重构硬件任务动态布局方法，涉及计算机技术领域，通过将新到达的硬件任务放置在己布局硬件任务的顶点处，通过对可重构芯片内部计算单元进行编码，可以迅速判断新任务是否可放置在该顶点。顶点除了包括硬件任务的顶点外，还包括硬件任务外延到x、y轴的顶点，如果硬件任务无法放置，可以通过旋转该硬件任务再进行判断，提高了可重构芯片空间的利用率，有效地减少了布局开销，提高了布局速度。
一种可重构硬件任务动态布局方法

[发明专利]一种面向电压暂降事件反演的FPGA模拟装置设计方法-CN202310205737.6在审
发明人：叶华;裴玮;杨政;王冠淇 -专利权人：中国科学院电工研究所
申请日： 2023-03-03 - 公布日： 2023-06-09 - 主分类号： G06F30/34 文献下载
摘要：本发明提供一种面向电压暂降事件反演的FPGA模拟装置设计方法，首先描述基于配电网馈线电磁暂态模型及其降阶模型的现场可编程逻辑门阵列(FieldProgrammableGateArray，FPGA)模拟装置总体架构设计方法，进一步通过嵌入两类模型算法的FPGA计算结果对比，设计监视器分析指标计算方法，并通过电磁暂态离散代数方程组反演求解故障点位置、接地电阻与电压暂态特征值，最后提出该电压暂降事件反演的FPGA模拟装置硬件时序分析方法。
一种面向电压事件反演 fpga 模拟装置设计方法

[发明专利]一种自动化FPGA原型验证方法-CN202310243229.7在审
发明人：王伟;丁颖;孙乾程;朱立明 -专利权人：海速芯（杭州）科技有限公司;上海海速芯微电子有限公司;深圳海速芯业科技有限公司;无锡市海速芯业电子科技有限公司
申请日： 2023-03-14 - 公布日： 2023-06-09 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种自动化FPGA原型验证方法，涉及芯片FPGA原型验证领域；包括以下步骤：S1、将验证平台分为FPGA原型测试模块和辅助测试模块；S2、根据FPGA原型验证的模块功能，将测试流程分成三种：内部自测流程、外部激励和反馈测试流程和涉及到复位的测试流程；S3、根据模块功能，下发测试指令，给到FPGA测试代码，同时辅助测试芯片判断相应的输出或FPGA反馈的测试结果，辅助测试芯片依次发送测试指令，记录测试结果；S4、辅助测试模块依次测试据所有功能CASE，并根据测试结果，在回归测试时优先测试错误测试项。本发明提供了稳定的验证方法，降低了验证难度和验证人员的门槛，以减少人力成本，提高效率。
一种自动化 fpga 原型验证方法

[发明专利]一种基于FPGA的图构建加速方法和系统-CN202211739018.4在审
发明人：郑龙;刘超强;廖小飞;金海;黄禹;安昭增 -专利权人：华中科技大学;之江实验室
申请日： 2022-12-30 - 公布日： 2023-06-06 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种基于FPGA的图构建加速方法和系统，其中，图构建加速方法包括：对存储数据内所有顶点的邻域逐个进行采样，并记录所有顶点的遍历顺序；依据所述顶点遍历顺序，将所有顶点划分为多个块，按照块的粒度进行处理，以至少求得每个块内每个顶点的采样邻居之间的距离；根据所述每个顶点的采样邻居之间的距离，更新这两个顶点的邻域；处理完毕所有顶点块，从步骤一开始执行下一轮迭代，直到构建的图的精度达到精度要求或迭代次数限制。本发明利用FPGA平台可重构、低功耗以及并行度高的优势，并结合图构建算法的特点，不仅大幅提升图的构建速度，同时还能够降低处理功耗，使得在数据中心处理大规模图构建任务成为可能。
一种基于 fpga 构建加速方法系统

[发明专利]一种FPGA电路模拟仿真的方法及装置-CN202310228966.X有效
发明人：徐振;冯源 -专利权人：杭州朗迅科技股份有限公司
申请日： 2023-03-10 - 公布日： 2023-06-06 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种FPGA电路模拟仿真的方法及装置，方法具体包括以下步骤：显示输入处理单元对FPGA硬件仿真单元配置电路模拟仿真数据；FPGA硬件仿真单元搭建硬件仿真模型，并与控制单元进行映射连接；显示输入处理单元采集仿真运行控制参数，并向FPGA硬件仿真单元发送仿真运行控制参数；FPGA硬件仿真单元基于仿真运行控制参数生成运行条件请求信号并发送至控制单元；控制单元基于运行条件请求信号控制硬件仿真模型的运行；FPGA硬件仿真单元将硬件仿真模型的实时运行参数通过中间处理单元发送回显示输入处理单元进行仿真显示。本发明可以自定义电路，并实时模拟元器件电路，能够实现真实电信号的通信仿真。
一种 fpga 电路模拟仿真方法装置

[发明专利]基于FPGA的TMR布局方法及其设计优化方法-CN202111445525.2在审
发明人：宁冰旭;俞剑;沈鸣杰;徐烈伟;俞军 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2021-11-30 - 公布日： 2023-06-02 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种基于FPGA的TMR布局方法，该方法包括：将TMR的三份时序单元分别设置在不同的切片内，将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟Tiles驱动。本发明还公开一种基于FPGA的TMR布局设计优化方法。利用本发明方案，可以有效提高基于FPGA设计的TMR抗单粒子加固设计性能。
基于 fpga tmr 布局方法及其设计优化

[发明专利]一种基于FPGA的单相光伏并网逆变器的半实物仿真方法-CN202310221502.6在审
发明人：刘青;侯琪;赖渲瑜;侯卓延;路若萱;艾凤明 -专利权人：河北工业大学
申请日： 2023-03-08 - 公布日： 2023-06-02 - 主分类号： G06F30/347 文献下载
摘要：本发明公开一种基于FPGA的单相光伏并网逆变器的半实物仿真方法，该方法首先根据被仿真对象的物理电路模型，求解其数学方程，然后利用NI LabVIEW软件图形化的编程语言建立并网逆变器主电路仿真模型；然后将仿真模型下载到FPGA开发板中，利用FPGA的时钟模块和逻辑资源还原实际并网逆变器运行过程，实现对并网逆变器的实时调节及性能分析。该方法开放灵活，简单易行，相较于商业半实物仿真平台，相同的性能情况下，成本大幅度降低。
一种基于 fpga 单相并网逆变器实物仿真方法

[发明专利]一种内置包含异构选择器的互联模块的FPGA-CN202211726136.1在审
发明人：单悦尔;徐彦峰;陈波寅;徐玉婷 -专利权人：无锡中微亿芯有限公司
申请日： 2022-12-30 - 公布日： 2023-06-02 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种内置包含异构选择器的互联模块的FPGA，涉及FPGA技术，该FPGA内部的互联模块不再全部内置对称选择器，而是有至少一个互联模块内置异构选择器，异构选择器除了包含第一选择电路还包含第二选择电路，则在将一个输入信号连接到互联模块的互联输入点并扇出到多个互联输出点时，部分导通路径由第一选择电路实现，部分导通路径由第二选择电路实现，由于第二选择电路并不连接上拉电路，因此几乎不会产生负载需求，因此使用驱动能力较小的驱动下拉电路就能实现较多扇出数量，从而减小了驱动下拉电路占用的面积和功耗，也能减小面积和功耗的浪费。
一种内置包含选择器模块 fpga