“G06F30/34”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果562个，建议您升级VIP下载更多相关专利

[发明专利]可编程逻辑器件的线网延迟估算方法、装置、设备及介质-CN202211535900.7在审
发明人：张恒;张敏 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-12-02 - 公布日： 2023-03-28 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种可编程逻辑器件的线网延迟估算方法、装置、设备及介质。该方法包括：将可编程逻辑器件划分为若干个区域，并获取区域内的可编程互连线；根据区域内布局资源的位置确定区域内由可编程互连线组成所有的线网路径，并计算每一个线网路径的延迟，线网路径用于为区域内拥有连接关系的两个布局资源提供布线资源；根据区域内拥有连接关系的布局资源之间的线网时序要求在布局资源之间适配线网路径，将线网路径的延迟作为布局资源之间的线网延迟。本申请提供的可编程逻辑器件的线网延迟估算方法，根据线网时序要求为布局资源适配线网路径，将线网路径的延迟作为估算结果，考虑到了区域内的可编程互连线，因此能更准确地估算出线网延迟。
可编程逻辑器件延迟估算方法装置设备介质

[发明专利]一种逻辑复用的电路设计方法及电路结构-CN202110284091.6有效
发明人：李祥辉;万毓西 -专利权人：烽火通信科技股份有限公司;武汉飞思灵微电子技术有限公司
申请日： 2021-03-17 - 公布日： 2023-03-28 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种逻辑复用的电路设计方法，包括：步骤一：设计通道使能信号生成电路，通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效；步骤二：对单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路进行拆分合并；步骤三：根据子模块类型分别对拆分后的子模块进行转换。通过本发明技术方案，在多通道设计中逻辑运算电路只需要保留一份，因此单通道运算逻辑电路面积越大或者通道数n越大，多通道设计节省的面积也越多；多通道设计中，原来单通道的所有子模块在多通道设计中得到复用，大大减轻了多通道设计验证和测试的工作量；本发明还提供了相应的逻辑复用的电路结构。
一种逻辑电路设计方法电路结构

[发明专利]以布线结果为导向的布局布线控制方法及装置、系统-CN201911378752.0有效
发明人：王兴刚;魏山菊;李海波;欧福超;刘阳;吕文飞;闵祥伟;肖文林;李超栋;宋宁 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-12-27 - 公布日： 2023-03-24 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了以布线结果为导向的布局布线控制方法及装置、系统，包括：在获取到布局装置生成的布局结果之后，布线装置根据布局结果执行布线操作，得到布线结果；布线装置判断布线结果是否满足预先确定出的布线需求；当判断出布线结果不满足布线需求时，布线装置生成布局优化导向信息，布局优化导向信息用于提供给布局装置；当获取到布线装置生成的布局优化导向信息时，布局装置根据布局优化导向信息优化布局结果以生成新的布局结果，布局装置生成的布局结果用于提供给布线装置。可见，实施本发明能够根据布线需求引导布局操作，有利于提高布局结果与布线需求的匹配度，进而有利于提高布局布线质量以及布通率。
布线结果导向布局控制方法装置系统

[发明专利]一种应用于整合完整芯片开发流程的自动化平台-CN202011540142.9有效
发明人：黄毅 -专利权人：苏州易行电子科技有限公司
申请日： 2020-12-23 - 公布日： 2023-03-24 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种应用于整合完整芯片开发流程的自动化平台，包括以下步骤：步骤一：IP开发阶段；步骤二：IP验证阶段；步骤三：SOC设计阶段；步骤四：SOC验证阶段；步骤五：FPGA验证阶段；步骤六：综合阶段；步骤七：DFT阶段；步骤八：PR阶段；步骤九：Tapeout阶段。本发明的有益效果是，采用自动化脚本Tcl/Perl/Python结合Makefile将所有芯片设计的EDA工具和开发流程合在一起，设置规则和存放路径，不仅每个阶段之间的交互不需要人工干预，而且每个阶段内部的开发工作也脚本化和自动化，此方式有效提高了芯片开发的流程，同时减少了人为因素导致的错误和延期，特别是对芯片开发后期，有效缩短了芯片的开发周期。
一种应用于整合完整芯片开发流程自动化平台

[发明专利]一种MUX树逻辑结构优化方法、模块及存储介质-CN201811644393.4有效
发明人：王作建;马俊红;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-03-24 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种MUX树逻辑结构优化方法，包括：根据待优化MUX树得到特征参数；判断所述特征参数与预设参数表中任一参数匹配时，将所述待优化MUX树加入到该任一参数对应的同构MUX树中，或者，判断所述特征参数与预设参数表中任一参数均不匹配时，将所述特征参数加入所述预设参数表中。本发明的MUX树逻辑结构优化方法通过查找同构MUX树并对之优化，使得多棵树共享重编码压缩后的控制逻辑，从而有效减少生成电路的面积。
一种 mux 逻辑结构优化方法模块存储介质

[发明专利]基于软硬件协同仿真的软件自动化生成事务器的流程方法-CN202310000592.6有效
发明人：杨滔;计润五;吴文会 -专利权人：无锡亚科鸿禹电子有限公司
申请日： 2023-01-03 - 公布日： 2023-03-17 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及软硬件协同仿真技术领域，尤其涉及一种基于软硬件协同仿真的软件自动化生成事务器的流程方法，步骤如下：在编译软件中创建工程；配置待测设计和事务器的环境；通过编译软件生成transactor.edf；分析待测设计，生成待测设计层次文件；在网表分析软件中综合待测设计，生成dut.edf；基于步骤三至五获得的文件，利用脚本和网表分析软件，生成带scemi信息的接口文件；利用网表分析软件生成dut_with_scemi.edf，并将其与transactor.edf合并，生成dut_merged_xactors.edf；完成事务器插入流程框架。本发明能够提高设计的保密性并生成所有事务器的流程框架。
基于软硬件协同仿真软件自动化生成事务流程方法

[发明专利]对FPGA EDA软件中路径时序延时的测试方法及装置-CN202211516990.5有效
发明人：夏燕;冯苏红;徐维涛 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-11-30 - 公布日： 2023-03-17 - 主分类号： G06F30/343 文献下载
摘要：本发明提供了一种对FPGA EDA软件中路径时序延时的测试方法及装置，通过获取时序模型文件、芯片结构文件、网表文件以及布线文件并解析，计算出时序模型文件中每条时序路径的逻辑延时与路径延时，再获取时序报告文件并解析，找出时序报告文件中每条时序路径的逻辑延时与路径延时，最后将每条时序路径计算出的逻辑延时与路径延时与从时序报告中得到的相对应的时序路径的逻辑延时与路径延时进行比较，得到比对结果输出。通过本发明可以迅速地验证出哪条时序路径有误，及时发现bug，从而提高FPGA EDA软件的测试效率。
fpga eda 软件路径时序延时测试方法装置

[发明专利]一种基于FPGA的射频脉冲生成方法及装置-CN202211572932.4在审
发明人：徐超;曾耿华;韩笑;王渊;黄鑫隆;肖鹏;高佳乐;丁俊洪 -专利权人：成都中微达信科技有限公司
申请日： 2022-12-08 - 公布日： 2023-03-14 - 主分类号： G06F30/347 文献下载
摘要：本发明提供的一种基于FPGA的射频脉冲生成方法及装置，该方法：根据FPGA的RAM资源分布情况，确定FPGA中各个用于传输波形数据的高速数据传输接口的位置，并使每个用于传输波形数据的高速数据传输接口以就近原则获取预设容量的RAM资源；然后，以时序优先为布线策略，对FPGA中用于传输波形数据的高速数据传输接口及其对应的RAM资源进行布线优化，使FPGA的逻辑时序收敛；最后，将RAM资源内缓存波形数据经高速数据传输接口输出，并通过数模转换器和射频前端单元生成射频脉冲信号；因此，本发明能够解决FPGA在多路大容量RAM并发输出波形数据时，出现逻辑时序不收敛的问题。
一种基于 fpga 射频脉冲生成方法装置

[发明专利]应用于便携设备的FPGA关键路径延时在线补偿方法及系统-CN202211236615.5在审
发明人：龚瑞;苗壮;关智聪;吴骁斌;张丰收;龚文 -专利权人：上海航天控制技术研究所
申请日： 2022-10-10 - 公布日： 2023-03-14 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种应用于便携设备的FPGA关键路径延时在线补偿方法及系统，包括如下步骤：1)确定FPGA芯片内部关键路径；2)时域上多点采样FPGA芯片核心电压并进行数字低通滤波处理，剔除噪声影响；3)确定电压和关键路径延时的关系；4)锁定FPGA关键路径源端和终端布局；5)参照核心电压滤波结果选择添加适当数目的时钟延时单元。本发明的基于核心电压监控的FPGA关键路径延时在线补偿方法，充分利用FPGA内部组合逻辑资源，能增强电池欠压、电源芯片输出异常情况下便携设备的可靠性。
应用于便携设备 fpga 关键路径延时在线补偿方法系统

[发明专利]一种基于串行方式的FPGA远程加载电路-CN202110690950.1有效
发明人：刘宁宁;徐德凯;蒋文吉;田晚成 -专利权人：中国电子科技集团公司第二十九研究所
申请日： 2021-06-22 - 公布日： 2023-03-14 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于串行方式的FPGA远程加载电路，其特征在于，所述FPGA远程加载电路包括：RS‑485串行通信电路、Spartan6FPGA芯片、Virtex5FPGA芯片、PROM非易失性存储器和NOR FLASH非易失性存储器；所述RS‑485串行通信电路、PROM非易失性存储器和NOR FLASH非易失性存储器分别与所述Spartan6FPGA芯片，所述Spartan6FPGA芯片与Virtex5FPGA芯片相连；本FPGA远程加载电路所连接的系统在上电后，Spartan6FPGA芯片基于系统的硬件配置通过PROM非易失性存储器的预制信息完成加载配置；并当Spartan6FPGA芯片接收到来自RS‑485串行通信电路的配置指令后，实现对主FPGA芯片Virtex5FPGA芯片的远程在线加载。
一种基于串行方式 fpga 远程加载电路

[发明专利]一种显示互连线寄生电阻的方法-CN201810894410.3有效
发明人：吕江萍;陈远金;汪健;刘彬 -专利权人：北方电子研究院安徽有限公司
申请日： 2018-08-08 - 公布日： 2023-03-14 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种显示互连线寄生电阻的方法，在版图中选择一个与电路线网节点相互映射的金属层次连线节点，虚线高亮显示该节点的所有连线，根据连线类型对所有连线进行分类，根据不同的连线类型提取形成线网的连线属性参数，根据连线属性参数计算寄生电阻阻值并显示。本发明的方法，通过在芯片版图选择一个金属层次的连线，对应到相应的电路线网节点，点亮该节点的所有连线，并显示所有连线的属性，包括层次、线的长度、线的宽度、线的方块电阻值，按连线类型分成单段连线和多段连线，分别计算电阻，并在版图上显示电阻值，可快速对一些输入输出的数据总线端口或多通道的端口连线寄生情况的一致性进行检查，具有可视化检查，方便编辑操作。
一种显示互连寄生电阻方法

[发明专利]一种利用内置长线模块实现长距离布线的FPGA-CN202211530600.X在审
发明人：单悦尔;徐彦峰;范继聪;张智 -专利权人：无锡中微亿芯有限公司
申请日： 2022-12-01 - 公布日： 2023-03-07 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种利用内置长线模块实现长距离布线的FPGA，涉及FPGA领域，该FPGA在阵列中内置长线模块，并利用高层金属走线的连续长线实现长线模块之间的信号互连从而形成长线模块组，不会过多的额外面积增加，长线模块之间的连续长线的跨越距离可以较大，且由于采用高层金属走线具有较宽较厚、间距较大、阻抗小、时延小，可以更好地达成布线需求，尤其适用于FPGA特别是大规模FPGA内部距离较远的资源模块之间的布线需求，从而加快FPGA的设计。
一种利用内置长线模块实现长距离布线 fpga

[发明专利]一种片上网络协议的软硬件协同监测方法及装置-CN202211483323.1在审
发明人：周理;赵祉乔;荀长庆;潘国腾;铁俊波;罗莉;邓林;周海亮;赵王;龚锐;石伟;冯权友;刘威;张剑锋 -专利权人：中国人民解放军国防科技大学
申请日： 2022-11-24 - 公布日： 2023-03-03 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种片上网络协议的软硬件协同监测方法及装置，本发明方法包括通过可综合的硬件部分中的共享函数体声明部件提供用于软件部分共享使用的函数体；通过不可综合的软件部分首先针对共享函数体声明部件提供的函数体进行实例化以从通过片上网络协议的各个通道捕捉待测SoC中的CHI报文，然后将CHI报文不进行检验直接输出，或者对CHI报文进行解码、组码以及指定的协议分析处理后将监测结果输出。本发明适用于FPGA原型平台、硬件资源占用小、系统成本低、实现快捷简单，能够实现在原型平台上对CHI协议报文的高效监测和分析，能够有效加速SoC问题的定位和性能分析，提升SoC设计效率。
一种网络协议软硬件协同监测方法装置

[发明专利]一种面向存算FPGA的部署映射的工具-CN202211099655.X在审
发明人：黄科杰;李永根;沈海斌;范继聪;徐彦峰 -专利权人：浙江大学;中国电子科技集团公司第五十八研究所
申请日： 2022-09-07 - 公布日： 2023-03-03 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种面向存算FPGA的部署映射的工具，其包括输入模块、指令生成模块、指令编译器、调度模块等模块，工具以prototxt形式的网络输入和以xml形式的存算FPGA架构为输入，对网络模型输入进行转化和编译；根据输入的网络模型的层数和存算FPGA架构上的CIM_pb的数量，对网络模型进行部署；根据部署结果调用带参数的类模板并将参数实例化，生成该网络的RTL代码；而后将RTL代码和FPGA架构送入到逻辑综合与技术映射模块生成对应的电路网表；然后将网表和FPGA架构送入到布局布线模块对其在存算FPGA架构上进行打包、布局和布线，最后完成网络部署映射的整个过程并生成功耗、面积、时序等分析报告文件。
一种面向 fpga 部署映射工具

[发明专利]一种可编程逻辑器件的自动优化布局方法及设备-CN202211386718.X有效
发明人：杨沛宇;曲志明;吴明杰;李玉洁;刘洋 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-11-07 - 公布日： 2023-03-03 - 主分类号： G06F30/347 文献下载
摘要：本发明提供了一种可编程逻辑器件的自动优化布局方法及设备，该方法主要包括：首先在布局算法完成后，检查布局结果之前进行本发明方法；从时序模块获取延迟较大的路径节点；寻找可以移动的节点；评估移动的结果。本方案能够实现逻辑器件布局的自动判断和优化，方法便捷，适应性广。
一种可编程逻辑器件自动优化布局方法设备