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[发明专利]一种基于距离关系的连接信号分组方法-CN202310733316.0在审
发明人：邵中尉;张吉锋;周思远 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-06-19 - 公布日： 2023-10-27 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于距离关系的连接信号分组方法，包括：根据连接信号的负载节点所处FPGA的不同对连接信号进行选择性拆分，以将负载节点处于同一FPGA的连接信号拆分在一起；计算拆分在一起的连接信号两两之间的距离；对连接信号进行随机分组，获得当前所有分组中连接信号的距离总和；不断交换不同分组之间的连接信号，使得交换后所有分组中连接信号的距离总和不断减小。本发明对信号进行选择性拆分，可以节省FPGA之间的cable的使用，节省了cable资源；使得同一分组信号所消耗的FPGA内die crossing处的布线资源更少，降低了布线难度，提高了布线资源的使用效率。
一种基于距离关系连接信号分组方法

[发明专利]一种基于距离分布的连接信号分组方法-CN202310730455.8在审
发明人：邵中尉;张吉锋;周思远 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-06-19 - 公布日： 2023-10-27 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种基于距离分布的连接信号分组方法，包括：根据连接信号的负载节点所处FPGA的不同对连接信号进行选择性拆分，以将负载节点处于同一FPGA的连接信号拆分在一起；计算拆分在一起的连接信号两两之间的距离；选取驱动节点和负载节点总数最少的连接信号作为锚信号放置在构建的容器中，迭代更新容器的重心，将与重心距离最近的连接信号不断放入容器中直至达到容器容量，以实现连接信号的分组。本发明对信号进行选择性拆分，可以减少FPGA之间cable的使用，节省cable资源；并且使得分为同一组的信号所消耗的FPGA内die crossing处的布线资源更少，降低了布线难度，提高了布线资源的使用效率。
一种基于距离分布连接信号分组方法

[发明专利]一种多步长并行电力实时仿真系统和方法-CN202010806518.X有效
发明人：李志强;王凡凯;刘曙元;陈飞 -专利权人：北京华电天仁电力控制技术有限公司
申请日： 2020-08-12 - 公布日： 2023-10-27 - 主分类号： G06F30/34 文献下载
摘要：本申请公开了一种多步长并行电力实时仿真系统和方法，所述系统包括实时仿真机、开发平台、采集存储平台和监控平台；所述实时仿真机为系统模型的运行装置，所述系统模型包括控制算法模型和被控对象模型；所述开发平台包括模型与算法开发平台和模型载入与通信配置平台，分别用于实时仿真机中模型与算法的开发和模型的载入与通信配置；所述采集存储平台包含接口平台和数据库，分别用于系统模型运行数据的采集和存储；所述监控平台用于在仿真系统运行过程中进行系统模型运行数据监视以及控制指令的下发。可满足电力系统仿真要求，更加贴近电力系统真实的运行环境，提升仿真结果的可靠性；同时具备灵活扩展特性和兼容性，降低了电力系统研究开发周期。
一种步长并行电力实时仿真系统方法

[发明专利]EDA软件可重构功能自动化方法及电子设备-CN202310997871.4有效
发明人：夏燕;徐维涛;蔡刚;魏育成 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2023-08-09 - 公布日： 2023-10-27 - 主分类号： G06F30/347 文献下载
摘要：本发明提供EDA软件可重构功能自动化方法及电子设备，包括：在电路库中筛查符合可重构功能的电路作为目标电路，获取所述目标电路中的verilog文件，作为父run的文件；修改所述父run的文件中的逻辑，生成新的verilog文件，作为子run的文件；获取并存储所述目标电路中所有的有效信息，包括电路的路径、所述父run的文件的名称和所述子run的文件的名称；执行所述父run和所述子run。可以快速的对可重构功能进行校验，及时暴露出bug，提高软件的测试效率，且大幅提高测试的覆盖率有利于优化软件的可靠性。
eda 软件可重构功能自动化方法电子设备

[发明专利]一种超节点的提取方法及系统-CN202310954697.5在审
发明人：贝泽华;杨静磊;唐洁群 -专利权人：上海合见工业软件集团有限公司
申请日： 2023-08-01 - 公布日： 2023-10-20 - 主分类号： G06F30/343 文献下载
摘要：本发明涉及电子设计自动化技术领域，特别是涉及一种超节点的提取方法及系统，根据时序电路的时序图，提取有向图；获取所述有向图中的目标关键路径终点，获取所述有向图中的目标关键路径终点，根据预设的延时阈值提取结束于每个目标关键路径终点的所有目标关键路径，每个目标关键路径终点的所有目标关键路径上的边和节点构成的关键锥形子图；将所有关键锥形子图合并为关键有向图G_crit，对G_crit中的节点进行拓扑排序并依次访问以获取超节点，在进行路径规划时超节点作为一个整体能够减少计算资源，降低计算复杂度。
一种节点提取方法系统

[发明专利]一种硬件描述语言代码自动补全方法-CN202310564992.X在审
发明人：刘建洋;朱维良;王海力 -专利权人：京微齐力（北京）科技股份有限公司
申请日： 2023-05-18 - 公布日： 2023-10-20 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种硬件描述语言代码自动补全方法，所述方法包括：获取work库中各模块module的完整信息，将获取的各module的完整信息存储在模块存储文件中；跟踪到用户在Verilog代码的module语句部分输入被例化的module的名称，读取模块存储文件中，与该被例化的module的名称相同的module的完整信息；依据读取的module的完整信息补全被例化的module的代码；或者，获取work库中每个VHDL文件的实体entity的完整信息，将获取的各entity的完整信息存储在模块存储文件中；跟踪到用户在VHDL文件结构体architecture输入被例化元件component的名称，读取模块存储文件中，与该被例化的component名称相同的entity的完整信息；依据读取的entity的完整信息补全被例化的component的代码。本发明的方法，提高了Verilog/VHDL代码的编写效率。
一种硬件描述语言代码自动方法

[发明专利]一种基于硬件的逻辑映射方法、装置、设备及存储介质-CN202311139513.6在审
发明人：请求不公布姓名 -专利权人：苏州异格技术有限公司
申请日： 2023-09-05 - 公布日： 2023-10-20 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及集成电路技术领域，公开了一种基于硬件的逻辑映射方法、装置、设备及存储介质，方法包括：获取集成电路的硬件结构及硬件结构对应的门级网表；将硬件结构抽象为对应的基本数据类型，生成组合判断条件；对门级网表中的每个节点进行划分，获得每个节点对应的多个划分结果；分别获取每个划分结果的评价属性后，将每个节点中预设数目的符合合并条件的划分结果合并为对应节点的划分结果集合；将门级网表中符合组合判断条件的划分结果集合映射为一个多输出查找表电路。本发明通过在划分阶段找到对应多输出LUT的划分，将门级网表直接映射为多输出LUT，在整体的划分上更贴合网表的实际布局情况，提高整体性能，更利于后期的布局布线工作。
一种基于硬件逻辑映射方法装置设备存储介质

[发明专利]处理中断事件的方法、装置、系统和存储介质-CN202310116728.X有效
发明人：伍阳;顾晓峰;顾晓光;高新宇;郑成;赵利;徐欣 -专利权人：芯华章科技（北京）有限公司
申请日： 2023-01-30 - 公布日： 2023-10-20 - 主分类号： G06F30/34 文献下载
摘要：本申请提供处理中断事件的方法，包括：运行第一线程以从多个可编程逻辑器件的一个接收中断数据；经由第一线程在第一队列中存储中断数据并唤醒第二线程；响应于在第一队列不为空，经由第二线程读取第一队列的队首处的第一中断数据，以确定与第一中断数据对应的第一可编程逻辑器件的第一标识和第一中断类型；经由第二线程确定第二队列是否为空，其中第二队列与第一中断类型对应；响应于第二队列不为空，经由第二线程在第二队列中查找第一标识；响应于第二队列中查找到第一标识，经由第二线程从第二队列中移除第一标识；经由第二线程再次确定第二队列是否为空；响应于第二队列为空，经由第二线程根据第一中断数据处理多个可编程逻辑器件的中断事件。
处理中断事件方法装置系统存储介质

[发明专利]一种基于硬件的逻辑映射方法、装置、设备及存储介质-CN202311135569.4在审
发明人：请求不公布姓名 -专利权人：苏州异格技术有限公司
申请日： 2023-09-05 - 公布日： 2023-10-17 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及集成电路技术领域，公开了一种基于硬件的逻辑映射方法、装置、设备及存储介质，方法包括：获取集成电路的硬件结构及硬件结构对应的门级网表；将硬件结构抽象为对应的基本数据类型，生成组合判断条件；对门级网表进行基本逻辑映射，获得多个单输出查找表电路；获取每个单输出查找表电路的时间特征后，将符合组合判断条件、且具有相同时间特征的单输出查找表电路映射到一个多输出查找表电路中。本发明通过对LUT硬件结构进行分步抽象，将门级网表映射为单输出LUT后组合为多输出LUT，极大程度上减少了硬件上的LUT使用量，提高了整体性能，降低硬件资源消耗的同时减少后端布局布线的压力。
一种基于硬件逻辑映射方法装置设备存储介质

[发明专利]一种逻辑复制方法、装置及设备-CN202310654106.2在审
发明人：胡龙威;邵中尉;张吉峰 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-06-02 - 公布日： 2023-10-10 - 主分类号： G06F30/343 文献下载
摘要：本发明提供了一种逻辑复制方法、装置及设备，通过拓扑信息建模得到用户设计超图；将用户设计超图的第一节点与基础模块有向图的第二节点对比，将类型一致的两个节点均存入候选节点集列表；删除无效节点之后构建疑似同构子图节点列表，并去重以及验证得到符合同构要求的同构子图；将同构子图进行还原，并将重复模块的比特流下载至具有同构关系的组网单元。本发明自动搜寻电子集成电路与基础模块相同的所有重复模块，提高检测重复模块的效率和准确度；本发明自动搜索用户设计超图中无共用节点的重复模块图的最大规模组合，从而将重复模块编译产生的比特流下载到同构组网单元中，如此可以避免重复编译重复模块，大量节约编译时间。
一种逻辑复制方法装置设备

[发明专利]基于相控阵天线波束控制FPGA的闭环仿真验证系统-CN202310805708.3在审
发明人：张伟欣;赵超;刘陶然;黄智东;刘芳汝 -专利权人：上海航天计算机技术研究所
申请日： 2023-07-03 - 公布日： 2023-10-03 - 主分类号： G06F30/34 文献下载
摘要：本发明提供了一种基于相控阵天线波束控制FPGA的闭环仿真验证系统，包括：仿时钟、复位模块、仿SPI总线模块、仿T/R组件模块、仿相位/幅值计算模块。通过仿相位/幅值计算模块运行结果验证波束控制FPGA功能的正确性，并模拟其在硬件联测中硬件限制无法输入SPI总线部分异常控制数据的工况，可验证波束控制FPGA在各种工况下工作的正确性。同时，该系统还可记录波束控制FPGA产生的T/R组件控制时序，可仿真对波束控制FPGA输入各种控制指令，为波束控制FPGA提供闭环的仿真环境。本发明可拓展应用于多种型号的波束控制FPGA的SPI总线地面仿真验证。
基于相控阵天线波束控制 fpga 闭环仿真验证系统

[发明专利]一种逻辑复制中坏pin的预处理方法及装置-CN202310905867.0在审
发明人：陈凯;肖慧;张吉锋;邵中尉 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-07-21 - 公布日： 2023-10-03 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种逻辑复制中坏pin的预处理方法及装置，包括：获取多个具有复制逻辑模块的FPGA，每个具有复制逻辑模块的FPGA均包括多个引脚；使用边缘检测法对具有复制逻辑模块的FPGA中的引脚进行检测，获取每个具有复制逻辑模块的FPGA中损坏的引脚，并进行记录；根据所有的具有复制逻辑模块的FPGA中损坏的引脚，构建损坏引脚集合；对损坏引脚集合进行预处理，以保障具有复制逻辑模块的FPGA的正常运行。本发明能够保证逻辑复制的正常进行，并节约重复处理的时间。
一种逻辑复制 pin 预处理方法装置

[发明专利]一种FPGA虚拟平台及实现FPGA虚拟平台的方法-CN202010090563.X有效
发明人：陶永超;宋春伟;吴翔虎 -专利权人：深圳航天科技创新研究院
申请日： 2020-02-13 - 公布日： 2023-10-03 - 主分类号： G06F30/343 文献下载
摘要：本发明提供了一种FPGA虚拟平台及实现FPGA虚拟平台的方法，该FPGA虚拟平台包括TCP服务器组件、verilog适配器组件、FPGA核组件、FPGA资源组件、FPGA调试组件、verilog组件。本发明的有益效果是：本发明基于systemc、verilog设计语言开发完成，用户既降低了学习、开发成本，又可以缩短FPGA的开发周期，本产品使用起来比较方便，非常适合在高校中教学使用。
一种 fpga 虚拟平台实现方法

[发明专利]一种FPGA在轨动态可重构方法-CN201910702724.3有效
发明人：张秀宁;刘斌;李澎;吴昊;史江博;何书朋;郝鑫 -专利权人：北京遥测技术研究所;航天长征火箭技术有限公司
申请日： 2019-07-31 - 公布日： 2023-10-03 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种FPGA在轨动态可重构方法。通过硬件三模冗余、软件三模比对，提高星载信号处理FPGA配置的可靠性。通过地面向卫星配置FPGA发送擦除、写、读指令，实现星载配置数据存储FLASH芯片的擦除、写、读操作，从而实现星载信号处理FPGA的动态重构。星载信号处理FPGA的动态重构可以实现有效载荷功能的在轨更新或升级，减少硬件重复开发，节省人力、物力、财力。
一种 fpga 动态可重构方法

[发明专利]一种基于字符分隔值文件转换Verilog代码的方法-CN202010531916.5有效
发明人：黄继业;闻勇强;高明裕;何志伟;杨宇翔;林辉品 -专利权人：杭州电子科技大学
申请日： 2020-06-11 - 公布日： 2023-09-26 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了基于字符分隔值文件转换Verilog代码的方法：S1，读取字符分隔值总文件中的数据，根据总文件内的记录去搜索符合条件的字符分隔值子文件；S2，处理字符分隔值总文件和子文件内的数据，生成端口信号列表和变量定义部分的Verilog代码；S3，给每个字符分隔值子文件分配状态号区间，读取各个子文件内的状态跳转数据，生成状态跳转部分的Verilog代码；S4，读取每个字符分隔值子文件内对应状态所执行的操作，生成各个状态语句执行的Verilog代码。本发明为字符分隔值文件数据转化到硬件描述提供了切实可行的方案，当需要编写的状态机状态很多时，可有效简化状态的插入和删除问题以及子状态机间相互跳转问题，能够降低代码编写的出错率，提高开发的效率。
一种基于字符分隔文件转换 verilog 代码方法

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