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[发明专利]寻径算法的优化方法、基于多FPGA系统的布线方法-CN202310777316.0在审
发明人：介浩宇;周立兵;孙亚强 -专利权人：深圳国微晶锐技术有限公司
申请日： 2023-06-29 - 公布日： 2023-08-01 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种寻径算法的优化方法、基于多FPGA系统的布线方法。其中寻径算法的优化方法，包括：构建布线边的代价函数，所述代价函数的影响因子包括布线边对应的时序边的重要性，以及布线边对应的分时复用通道所能给予的最小的分时复用比率；在寻径算法中采用代价函数计算对应时序边的布线边权值时，先求解最小的分时复用比率，再得到对应时序边的布线边的权值，以使得采用寻径算法进行布线方案优化的同时，实现对布线边对应的FPGA连线的分时复用比率的优化。本发明可同时对布线方案和分时复用比率进行优化。
算法优化方法基于 fpga 系统布线

[发明专利]FPGA设计电路的时钟转换方法、系统-CN202310778592.9在审
发明人：凌长师;孙亚强;李艳荣 -专利权人：深圳国微晶锐技术有限公司
申请日： 2023-06-29 - 公布日： 2023-08-01 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种FPGA设计电路的时钟转换方法、系统。其中时钟转换方法，包括：查找对应原时钟信号的门控时钟电路；将每一个门控时钟电路的原寄存器替换为使能控制寄存器模块，以使得对应的门控时钟电路输出的门控时钟信号提前一个时钟周期；在每一个门控时钟电路的输出端均插入边沿检测模块，以生成对应的原时钟信号驱动的寄存器的时钟使能信号，所述时钟使能信号比对应的原时钟信号边沿提前一个时钟周期；再使用相同的驱动时钟信号驱动所有原时序器件、边沿检测模块以及使能控制寄存器模块。本发明通用性强，可以针对所有门级网表电路的门控时钟电路进行转换，转换效率高，且转换后输出波形一致。
fpga 设计电路时钟转换方法系统

[发明专利]时钟布局方法、装置、EDA工具及计算机可读存储介质-CN201910590166.6有效
发明人：王似飞;杨琼华;陈富强;徐烈伟;吴昌;李小南 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2019-07-02 - 公布日： 2023-08-01 - 主分类号： G06F30/34 文献下载
摘要：一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
时钟布局方法装置 eda 工具计算机可读存储介质

[发明专利]一种基于芯片多热点梯度变化的信息表示方法-CN202310420222.8在审
发明人：黄乐天;许怡楠;姜书艳 -专利权人：电子科技大学
申请日： 2023-04-19 - 公布日： 2023-07-28 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于芯片多热点梯度变化的信息表示方法，包括以下步骤：S1，将FPGA芯片按物理位置进行区域分块，并对每个分块的区域按阈值进行分级编码；S2，根据分块区域的编码，在该物理分块区域内布置电路结构，使能分块区域在工作时与其他区域产生温度差，得到FPGA芯片的热点分布；S3，对FPGA芯片的热点分布进行计算得到梯度信息，根据热点梯度变化的编码方案，使得FPGA芯片的“热点”梯度能够按照顺序进行变化，从而根据得到的梯度变化来解码表征自定义信息。通过上述设计，本发明的方法能够搭载更多的信息，热点梯度变化可以自定义更加复杂的编码，表达的信息更加自由，且破解难度更大，更具安全性。因此，适宜推广应用。
一种基于芯片热点梯度变化信息表示方法

[发明专利]一种基于芯片多热点梯度的信息表示方法-CN202310420223.2在审
发明人：黄乐天;许怡楠;姜书艳 -专利权人：电子科技大学
申请日： 2023-04-19 - 公布日： 2023-07-28 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于芯片多热点梯度的信息表示方法，包括以下步骤：S1，将FPGA芯片按物理位置进行区域分块，并进行分级编码；S2，在分块区域内布置电路结构，使能每个区域在工作时与其他区域产生温度差；S3，对FPGA芯片的温度分布进行检测，并对热点分布进行分析；S4，获取热点梯度的大小和方向；S5，通过自定义的编码得到该热点梯度对应的表示信息，完成信息的提取。本发明的多热点梯度的信息表示方法根据目标梯度分布将相应强度的电路结构布局到对应区域，使得目标区域能够产生相应强度的热量，从而通过形成的热分布图实现多热点梯度的信息表示。相比基于多热点分布进行信息表示，能够搭载更多的信息，且编码信息相对更加复杂，更具安全性。
一种基于芯片热点梯度信息表示方法

[发明专利]一种FPGA配置存储器的版图设计方法-CN202310459833.3在审
发明人：孙作金;王海力 -专利权人：京微齐力（北京）科技股份有限公司
申请日： 2023-04-25 - 公布日： 2023-07-25 - 主分类号： G06F30/347 文献下载
摘要：本发明实施例公开了一种FPGA配置存储器的版图设计方法。所述方法包括，确定配置存储器中多个存储单元之间的布线方式；将多个存储单元设置为M行×N列分布在所述版图上；由控制电路对配置存储器进行控制，控制电路和配置存储器中多个存储单元之间通过VSSD和VC线、CFG和CFGB线、BL和BLB以及WL进行连接；将控制电路和多个存储单元之间连接的M条WL分布在第一金属层；其中，M条WL和M行所述多个存储单元横向连接；将控制电路和多个存储单元之间的N对BL、BLB分布在第二金属层；其中，N对BL、BLB和N列多个存储单元纵向连接。在本发明实施例中，极大程度提高了配置存储器的写入效率，节省FPGA配置存储器的配置时间。
一种 fpga 配置存储器版图设计方法

[发明专利]一种基于FPGA的IO布局方法-CN202310473100.5在审
发明人：靳松;刘桂林;王海力 -专利权人：京微齐力（北京）科技股份有限公司
申请日： 2023-04-27 - 公布日： 2023-07-25 - 主分类号： G06F30/347 文献下载
摘要：本发明提供一种基于FPGA的IO布局方法，该方法包括：采用硬件描述语言建立FPGA布局架构，所述FPGA布局架构中包括至少一个IO模块和至少一个其他逻辑资源模块；获取其他逻辑资源模块的绕线资源，所述绕线资源包括第一绕线资源和第二绕线资源；获取所述IO模块中用于与其他逻辑资源模块进行连接的多个端口的端口信息；所述多个端口中的任意一个端口通过第二绕线资源完成绕线。本发明能够充分利用FPGA中的绕线资源，使得FPGA中的IO布局更加合理，提高FPGA面积利用率，降低总体延迟，满足FPGA芯片布局以后的更优性能。
一种基于 fpga io 布局方法

[发明专利]一种用于FPGA芯片的装箱方法-CN202211066822.0有效
发明人：余乐;郭宝金;于重重 -专利权人：北京工商大学
申请日： 2022-09-01 - 公布日： 2023-07-25 - 主分类号： G06F30/343 文献下载
摘要：本发明涉及一种用于FPGA芯片的装箱方法，属于电子设计自动化技术领域。该方法执行如下步骤：1）归类特殊原语，将FPGA中的用户网表中符合特殊原语判定条件的DSP和RAM归类为特殊原语；2）预处理，将部分原语打包；3）判断是否有未装箱分子，若无则结束，若有则下一步；4）通过种子收益模型选择收益值最大的原语作为种子；5）根据待装箱Tile与原语之间的连接关系使用不同的装箱收益模型；6）引脚利用率判断，若符合要求返回步骤3）。本发明通过特殊原语判定条件，确定了特殊原语的适用条件，既不会因电路中RAM和DSP的比重高，导致周围原语选择性少；也不会因电路中加法器比重高，致使原语对电路划分会影响其吸收原语，造成资源消耗增加。
一种用于 fpga 芯片装箱方法

[发明专利]一种中性束离子源时序控制系统及控制方法-CN202110285099.4有效
发明人：周建;余珮炫;任磊磊;魏会领;万银祥 -专利权人：核工业西南物理研究院
申请日： 2021-03-17 - 公布日： 2023-07-25 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种中性束离子源时序控制系统及控制方法，涉及核聚变技术领域，解决了现有时序控制系统中的脉冲调制功能单一、时间精度低、脉冲同步性差的问题，其技术方案要点是：包括参数设置模块、时序控制模块、故障保护模块、控制电源模块、数据采集模块；本发明实现了时序控制器通道自由增减、参数可调、时序逻辑关系可自动配置，并采用网页进行参数设置，通过FPGA可编程控制器完成了离子源平台时序控制脉冲器的设计，保证了控制精度和逻辑的统一性要求，同时系统具备抗干扰、可靠性高和自动化程度高等特点，可广泛应用于离子源现场。
一种中性离子源时序控制系统控制方法

[发明专利]待测设计的回归测试方法、设备及存储介质-CN202111554601.3有效
发明人：瞿亿帆;许奕旻;高翔 -专利权人：芯华章科技股份有限公司
申请日： 2021-12-17 - 公布日： 2023-07-25 - 主分类号： G06F30/34 文献下载
摘要：本申请提供一种待测设计的回归测试方法及相关设备，方法包括：获取第一待测设计的第一激励和第一响应，所述第一响应为在第一验证环境中基于所述第一激励运行所述第一待测设计得到；基于所述第一激励生成第二激励；在第二验证环境中基于所述第二激励对第二待测设计进行硬件仿真，得到第二响应；其中，所述第二验证环境与所述第一验证环境不同；比较所述第二响应和所述第一响应，得到回归测试结果。本申请实施例采用波形录制、转换和回放实现原有激励的完全复现，复现后的激励波形不失真，不增加额外的开发成本，保证了复现前后的激励的一致性，从而降低了回归测试的成本。
设计回归测试方法设备存储介质

[发明专利]一种提高电路设计调优工具运行效率的方法-CN202010433293.8有效
发明人：靳松;王海力 -专利权人：京微齐力(北京)科技有限公司
申请日： 2020-05-21 - 公布日： 2023-07-25 - 主分类号： G06F30/343 文献下载
摘要：本发明实施例提供了一种现场可编程门阵列电路设计的调优方法，该方法包括，对综合参数进行预定次数的修改,每次修改后运行综合过程，获得综合过程生成的综合结果；从各次综合过程生成的综合结果中,选择逻辑深度最小的,作为中间综合结果；利用中间综合结果,并对调优过程中除综合外其他阶段的运行参数进行修改，运行其他阶段的过程，生成优化结果；若优化结果达到预设的优化条件，则结束调优过程，若未达到，且未超出预设判断次数，继续执行其他过程参数修改和运行，若未达到，且超出预设判断次数，则继续执行综合参数修改和运行；输出优化结果。该方法减少了现有调优方法中大量的迭代和搜索步骤，降低了调优工具运行的复杂度，提高其运行速度。
一种提高电路设计工具运行效率方法

[发明专利]一种FPGA引脚分配设计方法及装置-CN201910379084.7有效
发明人：赵鑫鑫;姜凯;李朋;于治楼 -专利权人：山东浪潮科学研究院有限公司
申请日： 2019-05-08 - 公布日： 2023-07-25 - 主分类号： G06F30/34 文献下载
摘要：本发明提供了一种FPGA引脚分配设计方法及装置，该方法包括：确定设计顶层输入输出端口信息文件、与所使用FPGA的型号相对应的器件可用引脚信息文件；运行FPGA引脚图形模板数据库生成脚本以读取这两个文件，从而生成用于图形化界面分配FPGA引脚的FPGA引脚图形模板数据库；运行带有图形界面的FPGA引脚分配软件，以将该数据库的文件中、设计顶层输入输出端口FPGA引脚分配情况，以图形界面进行显示；根据外部基于图形界面的操作，修改该分配情况并更新到上述数据库的文件中，以完成FPGA引脚分配设计。先自动化进行引脚预分配，再人工按需进行引脚分配调整，使得人工投入大大减小，故本方案能够提高FPGA设计效率。
一种 fpga 引脚分配设计方法装置

[发明专利]一种可配置、可重构的逻辑计算系统、芯片及控制方法-CN202010376396.5有效
发明人：陈建军;尹宁远;金星;赵贵华;虞志益 -专利权人：中山大学
申请日： 2020-05-07 - 公布日： 2023-07-21 - 主分类号： G06F30/343 文献下载
摘要：本发明公开了一种可配置、可重构的逻辑计算系统、芯片及控制方法，其中系统包括写数据选择模块、数据输入驱动模块、MTJ模块、逻辑配置感应模块和多逻辑重构模块，所述MTJ模块设有逻辑MTJ树和参考MTJ树。本发明通过灵活构建的逻辑MTJ树和参考MTJ树能够使一种计算架构附加简单的配置信号实现多种逻辑输出，而且利用磁隧道结的存储与计算一体实现了数据的原位计算，避免了数据频繁迁移造成的高功耗、互联延迟等现象产生，同时采用时间迭代中间逻辑的循环运算方式替代传统CMOS简单逻辑门的级联实现更加复杂的运算，极大地节省硬件资源，降低嵌入成本。可广泛的应用于集成电路领域。
一种配置可重构逻辑计算系统芯片控制方法

[发明专利]一种基于需求驱动验证的可编程逻辑器件验证方法及系统-CN202210318575.2有效
发明人：李晨阳;刘涛;王静;马利;陈晟飞 -专利权人：中国电子科技集团公司第十研究所
申请日： 2022-03-29 - 公布日： 2023-07-18 - 主分类号： G06F30/343 文献下载
摘要：本发明涉及可编程逻辑器件验证技术领域，公开了一种基于需求驱动验证的可编程逻辑器件验证方法及系统，该验证方法，包括以下步骤：S1，构建基于需求驱动的验证平台，并依据需求说明提取需求功能点，所述验证平台包括依次通信相连的命令层、功能层和信号层；S2，命令层根据需求功能点下发不同测试指令；S3，功能层提取任务和函数，执行测试指令并输出测试结果；S4，信号层提供被测件接口信号。本发明解决了现有技术存在的组件复杂、层次关系复杂、测试环境复杂度高、可重用性低等问题。
一种基于需求驱动验证可编程逻辑器件方法系统

[发明专利]一种多路选择器拆分方法、装置及电子设备-CN202310232869.8在审
发明人：陈忆鹭;顾正华 -专利权人：上海立芯软件科技有限公司
申请日： 2023-03-10 - 公布日： 2023-07-14 - 主分类号： G06F30/343 文献下载
摘要：本公开实施例中提供了一种多路选择器拆分方法、装置及电子设备。该方法包括：根据待拆分多路选择器的选择条件将所有选择条件做或运算，作为选择信号构建选择default项和非default项的第一MUX；计算所述待拆分多路选择器的两种方案的延时，若AndOr‑Tree方案的延时小于Mux‑Tree方案的延时，则将所述待拆分多路选择器的非default项按照二分法和预设公式构建待拆分多路选择器的与或树AndOr‑Tree；若Mux‑Tree方案的延时小于或等于AndOr‑Tree方案的延时，则将所述待拆分多路选择器的非default项按照选择信号构建待拆分多路选择器的2:1多路选择器树Mux‑Tree。通过本公开的方案，实现了多路选择器的综合优化。
一种选择器拆分方法装置电子设备