[发明专利]半导体装置和包括该半导体装置的数据存储系统在审

申请号：	202210433790.7	申请日：	2022-04-24
公开（公告）号：	CN115332266A	公开（公告）日：	2022-11-11
发明（设计）人：	崔茂林;成政泰	申请（专利权）人：	三星电子株式会社
主分类号：	H01L27/11573	分类号：	H01L27/11573;H01L27/11575;H01L27/11578
代理公司：	北京铭硕知识产权代理有限公司 11286	代理人：	尹淑梅;刘灿强
地址：	韩国京畿***	国省代码：	暂无信息
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摘要：	提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括第一基底结构和第二基底结构，第一基底结构包括基底、电路元件和第一键合金属层，第二基底结构连接到第一基底结构。第二基底结构包括：板层；栅电极，在第一方向上堆叠在板层下方；分离区域，穿透栅电极并且在第二方向上延伸并在第二方向上彼此间隔开；绝缘区域，从板层的上表面延伸并且穿透板层和在分离区域之间的栅电极中的至少一个；以及第二键合金属层，连接到第一键合金属层。绝缘区域具有倾斜的侧表面，使得绝缘区域的宽度在朝向第一基底结构的方向上减小。
搜索关键词：	半导体装置包括数据存储系统
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半导体装置和包括半导体装置的数据存储系统-202210646048.4
发明人：孙龙勋;金俊亨 -专利权人：三星电子株式会社
申请日： 2022-06-08 - 公布日： 2022-12-13 - 主分类号： H01L27/11573
摘要：提供了半导体装置以及包括所述半导体装置的数据存储系统。可以提供所述半导体装置，所述半导体装置包括：板层；图案结构，所述图案结构位于所述板层上；上图案层，所述上图案层位于所述图案结构上；上结构，所述上结构包括堆叠结构和覆盖所述堆叠结构的至少一部分的覆盖绝缘结构，所述堆叠结构包括交替堆叠在彼此上的层间绝缘层和栅极层；以及分隔结构和垂直存储结构，所述分隔结构和所述垂直存储结构穿透所述上结构、所述上图案层和所述图案结构，并且延伸到所述板层中。

半导体装置和包括该半导体装置的数据存储系统-202210433790.7
发明人：崔茂林;成政泰 -专利权人：三星电子株式会社
申请日： 2022-04-24 - 公布日： 2022-11-11 - 主分类号： H01L27/11573
摘要：提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括第一基底结构和第二基底结构，第一基底结构包括基底、电路元件和第一键合金属层，第二基底结构连接到第一基底结构。第二基底结构包括：板层；栅电极，在第一方向上堆叠在板层下方；分离区域，穿透栅电极并且在第二方向上延伸并在第二方向上彼此间隔开；绝缘区域，从板层的上表面延伸并且穿透板层和在分离区域之间的栅电极中的至少一个；以及第二键合金属层，连接到第一键合金属层。绝缘区域具有倾斜的侧表面，使得绝缘区域的宽度在朝向第一基底结构的方向上减小。

半导体装置-202111607883.9
发明人：沓挂弘之 -专利权人：铠侠股份有限公司
申请日： 2021-12-17 - 公布日： 2022-09-09 - 主分类号： H01L27/11573
摘要：实施方式提供能够实现高集成化的半导体装置。实施方式的半导体装置具备：半导体基板；第1绝缘层，从所述半导体基板的主面朝向所述半导体基板的内侧形成；及晶体管，形成在所述第1绝缘层上。所述晶体管具有：第1半导体层，形成在所述第1绝缘层上，与所述半导体基板绝缘；第2绝缘层，设置于在沿着所述第1半导体层的主面的第1方向上依次排列的第1区域、第2区域及第3区域中的所述第2区域上；及第1导电层，设置在所述第2绝缘层上。在所述第1半导体层的所述第1区域连接有第1接触部，在所述第1半导体层的所述第3区域连接有第2接触部，在所述第1导电层连接有第3接触部。

半导体存储装置及其制造方法-202111541608.1
发明人：中上恒平 -专利权人：铠侠股份有限公司
申请日： 2021-12-16 - 公布日： 2022-08-30 - 主分类号： H01L27/11573
摘要：实施方式提供一种集成性优异的半导体存储装置及其制造方法。实施方式的半导体存储装置具有半导体衬底、第1晶体管、第2晶体管、元件分离区域、及第1绝缘层。半导体衬底包含排列在第1方向的第1阱区域与第2阱区域。第1晶体管包含第1阱区域、第1栅极绝缘层、第1栅极电极、及第2栅极电极。第2晶体管包含第2阱区域、第2栅极绝缘层、第3栅极电极、及第4栅极电极。元件分离区域处于第1阱区域与第2阱区域之间。第1绝缘层处于元件分离区域的上方。第1绝缘层具有与第1栅极电极重叠的第1突出部、及与第3栅极电极重叠的第2突出部。第2栅极电极的一部分处于第1突出部的上方。第4栅极电极的一部分处于第2突出部的上方。

存储器装置-202210086703.5
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申请日： 2022-01-25 - 公布日： 2022-08-05 - 主分类号： H01L27/11573
摘要：实施方式提供一种芯片大小不受周边电路的大小限制的存储器装置。一实施方式的存储器装置具备：第1芯片；及第2芯片，设置在所述第1芯片上，且以与所述第1芯片相接的方式贴合。所述第1芯片包含：第1周边电路，设置在第1半导体衬底上；第1存储单元阵列，设置在所述第1周边电路的上方；及第1电极，设置在所述第1存储单元阵列的上方；所述第2芯片包含：第2电极，与所述第1电极相接；第2存储单元阵列，设置在所述第2电极的上方；第2周边电路，设置在所述第2存储单元阵列的上方；第2半导体衬底，设置在所述第2周边电路的上方；及焊垫，设置在所述第2周边电路的上方，能够从存储器控制器接收指令与地址。所述第1周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意一个或者两个，所述第2周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意另一个或者两个。

三维存储器及其制备方法、存储器系统-202210357216.8
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申请日： 2022-04-01 - 公布日： 2022-07-29 - 主分类号： H01L27/11573
摘要：本申请的实施方式提供了一种三维存储器及其制备方法，该三维存储器包括：第一半导体结构，包括第一衬底和位于第一衬底的第一侧的存储单元阵列；第二半导体结构，包括第二衬底和位于第二衬底的第二侧的第一外围电路，第一外围电路包括与第二衬底接触的多个第一晶体管；以及第二外围电路，位于第一衬底的与第一侧相背的第三侧，第二外围电路包括与第一衬底接触的多个第二晶体管；其中，第一半导体结构和第二半导体结构连接，存储单元阵列和第一外围电路位于第一衬底和第二衬底之间。

半导体器件及包括该半导体器件的非易失性存储器件-202111593060.5
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申请日： 2021-12-23 - 公布日： 2022-07-01 - 主分类号： H01L27/11573
摘要：一种半导体器件包括：第一有源区域和第二有源区域，在衬底中沿第一方向布置；元件隔离层，在衬底中在第二方向上延伸以隔离第一有源区域和第二有源区域；第一栅电极，在第一有源区域上在第一方向上延伸；第二栅电极，在第二有源区域上在第一方向上延伸；以及隔离杂质区域，在衬底中包含第一导电类型的杂质且布置在元件隔离层下方，其中所述隔离杂质区域包括在第二方向上彼此间隔开的第一隔离区域和第二隔离区域，且衬底的插入在第一栅电极和第二栅电极之间的至少一部分插入在第一隔离区域和第二隔离区域之间。

半导体器件和包括半导体器件的电子系统-202111439122.7
发明人：白圣权;金鹤善;徐载和 -专利权人：三星电子株式会社
申请日： 2021-11-29 - 公布日： 2022-07-01 - 主分类号： H01L27/11573
摘要：一种半导体器件的晶体管，包括隔离区域、设置在隔离区域中的有源区域、在有源区域上沿第二方向延伸的栅极、以及分别在栅极的第一侧和第二侧上的有源区域中沿垂直于第二方向的第一方向延伸的源极和漏极区域。源极和漏极区域包括低浓度源极和漏极掺杂区域，该低浓度源极和漏极掺杂区域包括第一和第二低浓度源极和漏极掺杂区域。源极和漏极区域还包括高浓度源极和漏极掺杂区域，该高浓度源极和漏极掺杂区域分别设置在低浓度源极和漏极掺杂区域中并且具有高于低浓度源极和漏极掺杂区域的掺杂浓度。第一低浓度源极和漏极掺杂区域在第二方向上的第一长度大于第二低浓度源极和漏极掺杂区域在第二方向上的第二长度。

三维存储器设备、系统及其形成方法-202280000476.8
发明人：刘威;陈亮;王言虹;夏志良;杨远程 -专利权人：长江存储科技有限责任公司
申请日： 2022-01-13 - 公布日： 2022-05-27 - 主分类号： H01L27/11573
摘要：一种三维3D存储器设备包括第一半导体结构和第二半导体结构。第一半导体结构包括第一半导体层和NAND存储串阵列。第二半导体结构在第一半导体层的第二侧下方。第一半导体层的第二侧与第一半导体层的第一侧相反。第二半导体结构包括第二半导体层、第一外围电路和第二外围电路。第一外围电路包括与第二半导体层的第一侧接触的第一晶体管。第二外围电路包括与第二半导体层的第二侧接触的第二晶体管。第二半导体层的第二侧与第二半导体层的第一侧相反。

半导体器件和包括该半导体器件的数据存储系统-202111357585.9
发明人：安在昊;金智源;黄盛珉;任峻成;成锡江 -专利权人：三星电子株式会社
申请日： 2021-11-16 - 公布日： 2022-05-20 - 主分类号： H01L27/11573
摘要：提供了半导体器件和包括其的数据存储系统。所述半导体器件包括：半导体衬底，具有彼此相对的第一表面和第二表面；背侧绝缘层，位于半导体衬底的所述第二表面下方；外部输入/输出导电图案，位于背侧绝缘层下方；电路器件，包括栅电极和源极/漏极区，电路器件位于半导体衬底的第一表面上；内部输入/输出导电图案，位于半导体衬底的第一表面上，内部输入/输出导电图案具有与栅电极的至少一部分设置在同一水平高度上的至少一部分；贯通电极结构，穿透半导体衬底和背侧绝缘层，并电连接到内部输入/输出导电图案和外部输入/输出导电图案；以及存储单元阵列区域，在半导体衬底的第一表面上设置在比电路器件高的水平高度上。

半导体装置-202110973142.6
发明人：沈在龙;郑基容;吴东植;韩智勋 -专利权人：三星电子株式会社
申请日： 2021-08-24 - 公布日： 2022-05-13 - 主分类号： H01L27/11573
摘要：公开了一种半导体装置。所述半导体装置包括包含第一有源区、第二有源区和隔离区的基底。隔离层图案填充位于基底中的沟槽。第一栅极绝缘层图案和第一栅电极结构形成在第一有源区上。第二栅极绝缘层图案和第二栅电极结构形成在第二有源区上。第一栅电极结构包括第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构包括第三多晶硅图案、第四多晶硅图案和第二金属图案。隔离层图案的上表面高于第一多晶硅图案和第三多晶硅图案中的每个的上表面。第一多晶硅图案和第三多晶硅图案中的每个的侧壁接触隔离层图案的侧壁。

具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统-202110957498.0
发明人：金智源;安在昊;黄盛珉;任峻成;成锡江 -专利权人：三星电子株式会社
申请日： 2021-08-19 - 公布日： 2022-05-13 - 主分类号： H01L27/11573
摘要：一种半导体器件，包括：单元区域，包括第一衬底、第一衬底上的栅电极、穿过栅电极延伸的沟道结构、单元接触插塞、贯通接触插塞和第一接合焊盘；第一外围电路区域，包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。

沟槽栅极高压晶体管、集成电路及其形成方法-201910556253.X
发明人：吴伟成;亚历山大·卡尔尼斯基;张健宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-06-25 - 公布日： 2022-04-19 - 主分类号： H01L27/11573
摘要：本申请的多个实施例涉及IC及相关的形成方法。在一些实施例中，IC包括集成到衬底中的存储器区域和逻辑区域。存储器单元结构设置在所述存储器区域上。多个逻辑器件设置在所述逻辑区域上。第一逻辑器件包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。第一逻辑栅极电介质设置为沿着衬底的逻辑器件沟槽的表面，并且第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。通过将第一逻辑栅电极布置在逻辑器件沟槽内，可以改善由随后的平坦化工艺所导致的金属层损耗、生成的薄层电阻、阈值电压变化及失配问题。本发明的实施例还提供了沟槽栅极高压晶体管。

存储器件-202111063346.2
发明人：金秀贞;金仁模 -专利权人：三星电子株式会社
申请日： 2021-09-10 - 公布日： 2022-04-15 - 主分类号： H01L27/11573
摘要：一种存储器件，包括：存储单元区域，存储单元区域包括在第一半导体衬底上彼此间隔开地堆叠的栅电极和沟道结构；以及外围电路区域，外围电路区域包括设置在第二半导体衬底上方的上金属线，第二半导体衬底设置在存储单元区域下方。第一半导体衬底包括第一区域和第二区域，在第一区域中第一半导体衬底与上金属线之间的距离具有第一值，在第二区域中第一半导体衬底与上金属线之间的距离具有小于第一值的第二值。用于操作存储器件的参考电压被传输到设置在第一区域下方的至少一条第一上金属线。因此，可以减小用于重要信号的耦合电容，同时保持连接部分的长度和公共源极线的电阻的大小。此外，可以降低存储器件的错误率。

半导体装置及其制造方法-202110748473.X
发明人：塩田伦也;大岛康礼;岩崎太一;山际翔太;斋藤广翔 -专利权人：铠侠股份有限公司
申请日： 2021-07-02 - 公布日： 2022-03-11 - 主分类号： H01L27/11573
摘要：本发明的实施方式提供一种能抑制接触电阻的半导体装置及其制造方法。本实施方式的半导体装置具备衬底与晶体管。晶体管具有源极层及漏极层、栅极绝缘膜、栅极电极、接触插塞、及第1外延层。源极层及漏极层设置在衬底的表面区域且包含杂质。栅极绝缘膜设置在源极层与漏极层之间的衬底上。栅极电极设置在栅极绝缘膜上。接触插塞以相对于源极层或漏极层突出到比衬底的表面更下方的方式设置。第1外延层设置在接触插塞与源极层或漏极层之间，包含杂质及碳这两者。

三维半导体存储器装置-202110296463.7
发明人：崔诚晧;金镇浩 -专利权人：爱思开海力士有限公司
申请日： 2021-03-19 - 公布日： 2022-03-08 - 主分类号： H01L27/11573
摘要：一种三维半导体存储器装置可以包括：单元晶圆，其包括源极板、多条第一字线和多条第二字线，多条第一字线沿着在垂直方向上从源极板的底表面突出的多个第一垂直沟道彼此间隔开地层叠，多条第二字线沿着在垂直方向上从源极板的顶表面突出的多个第二垂直沟道彼此间隔开地层叠；第一外围晶圆，其接合到单元晶圆的底表面，并且包括第一行解码器单元，该第一行解码器单元向多条第一字线传送操作电压；以及第二外围晶圆，其接合到单元晶圆的顶表面，并且包括第二行解码器单元，该第二行解码器单元向多条第二字线传送操作电压。

制造半导体器件的方法以及半导体器件-201711283370.0
发明人：徐丞伯;吴云骥;黄仲仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-07 - 公布日： 2022-03-08 - 主分类号： H01L27/11573
摘要：一种包括非易失性存储器(NVM)单元的半导体器件。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的堆叠的介电层和设置在堆叠的介电层上的控制栅电极。堆叠的介电层包括电荷捕获层。选择栅电极设置为与控制栅电极相邻，其中，堆叠的介电层插接在选择栅电极和控制栅电极之间。本发明的实施例还涉及制造半导体器件的方法。

三维存储器器件及其形成方法-202180003958.4
发明人：陈亮;刘威 -专利权人：长江存储科技有限责任公司
申请日： 2021-10-13 - 公布日： 2022-03-04 - 主分类号： H01L27/11573
摘要：在某些方面中，公开了一种用于形成三维(3D)存储器件的方法。在单晶硅衬底的第一侧上的第一区域中形成晶体管。在单晶硅衬底的第一侧上的第二区域中形成台阶层。形成延伸穿过堆叠体结构并且与台阶层接触的沟道结构。堆叠体结构包括在台阶层上的交错的电介质层和导电层。从单晶硅衬底的与第一侧相对的第二侧去除单晶硅衬底的在第二区域中的部分以从第二侧暴露台阶层。

半导体存储器件-202110829327.X
发明人：崔贤根;文钟淏;俞瀚植;李基硕;张诚桓;郑承宰;郑义撤;安泰炫;韩相然;黄有商 -专利权人：三星电子株式会社
申请日： 2021-07-22 - 公布日： 2022-02-18 - 主分类号： H01L27/11573
摘要：半导体存储器件可以包括：外围电路结构，该外围电路结构包括在第一区域中集成在半导体衬底上的外围电路和设置在第二区域中的第一键区；堆叠，提供在外围电路结构的第一区域上，该堆叠包括在第一方向上延伸并垂直地堆叠的多条第一导电线；覆盖该堆叠的上绝缘层；提供在上绝缘层上的互连层；穿透插塞，与堆叠间隔开，并且被提供为穿透上绝缘层以将互连层连接到外围电路结构的外围电路；模制结构，提供在外围电路结构的第二区域上，并且在第一方向上与堆叠间隔开；以及穿透结构，提供为穿透模制结构并与第一键区垂直地重叠。

半导体器件-202110879545.4
发明人：李正吉;林泰洙;韩赫 -专利权人：三星电子株式会社
申请日： 2021-08-02 - 公布日： 2022-02-18 - 主分类号： H01L27/11573
摘要：一种半导体器件包括：在第一基板上的电路元件；栅电极，在第二基板上并堆叠为在第一方向上彼此间隔开；牺牲绝缘层，在穿透第二基板的下贯穿绝缘层上，堆叠为在第一方向上彼此间隔开，并具有与栅电极相对的侧表面；沟道结构，穿透栅电极，在第二基板上垂直地延伸，并包括沟道层；第一分隔图案，穿透栅电极并包括第一阻隔图案和从第一阻隔图案在第二方向上延伸的第一图案部分；以及第二分隔图案，穿透栅电极，设置为平行于第一分隔图案并在第二方向上延伸。牺牲绝缘层的侧表面中的一些可以在第三方向上与第一阻隔图案重叠。

3D NAND字线中用于增强的氟保护和应力减少的坚固的成核层-201680054941.0
发明人： R.沙朗帕尼;K.舒克拉;R.S.马卡拉;S.佩里;李耀升 -专利权人：桑迪士克科技有限责任公司
申请日： 2016-08-30 - 公布日： 2022-01-28 - 主分类号： H01L27/11573
摘要：可以采用含硅成核层来提供自对齐模板，以用于在三维存储器器件的形成期间在背侧凹陷内选择性地沉积钨。含硅成核层可以保持为硅层、转换成硅化钨层、或用钨成核层来代替。在随后的钨沉积工艺中可以仅在含硅成核层或由其衍生出的层的表面上进行钨沉积。

具有垂直结构的存储器装置-202110215825.5
发明人：金镇浩;朴光辉;成象铉;吴星来;崔畅云 -专利权人：爱思开海力士有限公司
申请日： 2021-02-26 - 公布日： 2022-01-07 - 主分类号： H01L27/11573
摘要：本公开涉及具有垂直结构的存储器装置。一种存储器装置包括：单元晶圆，其包括存储器单元阵列；以及外围晶圆，其包括控制存储器单元阵列的行控制电路、列控制电路和外围电路，外围晶圆在第一方向上层叠在单元晶圆上并接合到单元晶圆。外围晶圆包括：第一基板，其具有在第一方向上彼此背对的第一表面和第二表面；第一逻辑结构，其设置在第一基板的第一表面上，并且包括行控制电路和列控制电路；以及第二逻辑结构，其设置在第一基板的第二表面上，并且包括外围电路。

三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法-201980003394.7
发明人：夏季;徐伟;黄攀;徐文祥;王贝寒 -专利权人：长江存储科技有限责任公司
申请日： 2019-11-22 - 公布日： 2022-01-07 - 主分类号： H01L27/11573
摘要：提供了用于形成三维(3D)存储器件的结构和方法的实施例。在示例中，3D存储器件包括衬底、处于衬底上的存储堆叠体以及垂直地穿过存储堆叠体延伸的源极接触结构。源极接触结构包括处于衬底内并且具有不同于衬底的导电材料的第一源极接触部分。源极接触结构还包括处于第一源极接触部分以上，并且与第一源极接触部分接触并导电连接的第二源极接触部分。

一种三维存储器及其制造方法-201910841236.0
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申请日： 2019-09-06 - 公布日： 2022-01-04 - 主分类号： H01L27/11573
摘要：本发明提供了一种三维存储器的制造方法以及通过上述制造方法制造而成的三维存储器。本发明所提供的制造方法通过先提供形成有底部堆叠结构的衬底，底部堆叠结构的底部沟道孔的侧壁形成有与衬底电性导通的底部沟道介质层，顶部填充有插塞结构。通过在底部堆叠结构的上表面形成上层堆叠结构，并且在上层堆叠结构中形成与底部沟道孔连通并暴露插塞结构上表面的上层沟道孔，通过至少在上层沟道孔的侧壁形成上层沟道介质，并且形成沟道介质连接结构使得上层沟道介质与底部沟道介质以及衬底电性导通。通过上述制造方法能够使得所形成的三维存储器在保证沟道孔的电特性能的同时具有较高的堆叠层数，从而扩大三维存储器的存储容量。

半导体存储装置-202110006529.4
发明人：奥山清 -专利权人：铠侠股份有限公司
申请日： 2021-01-05 - 公布日： 2021-10-15 - 主分类号： H01L27/11573
摘要：实施方式提供一种在动作时序、施加电压不同的晶体管阵列区域彼此之间缓和电位差的半导体存储装置。实施方式的半导体存储装置具有衬底、第1杂质区域、第2杂质区域、第1晶体管、第3杂质区域、第4杂质区域、第2晶体管、以及活性区域。第1导电型的第1杂质区域、第2杂质区域、第3杂质区域、第4杂质区域、活性区域设置在衬底上。第1杂质区域与第2杂质区域在第1方向上隔开。第1晶体管在第1杂质区域与第2杂质区域之间包含第1电极。第3杂质区域与第1杂质区域在第2方向上隔开。第4杂质区域与第3杂质区域在第1方向上隔开。第2晶体管在第3杂质区域与第4杂质区域之间包含第2电极。活性区域设置在第1晶体管与第2晶体管之间。

半导体存储器装置-202010848235.1
发明人：吴星来 -专利权人：爱思开海力士有限公司
申请日： 2020-08-21 - 公布日： 2021-08-13 - 主分类号： H01L27/11573
摘要：一种半导体存储器装置，该半导体存储器装置的布局结构包括：多条位线，其在第一方向上延伸，并且排布在与所述第一方向相交的第二方向上；页缓冲器高电压电路，其被划分为排布在所述第一方向上的多个页缓冲器高电压区域，所述多个页缓冲器高电压区域中的每一个包括多个页缓冲器高电压元件，每个页缓冲器高电压元件联接到所述多条位线中的一条位线；以及接触焊盘单元，其包括多个接触焊盘，每个接触焊盘联接到所述多个页缓冲器高电压元件中的一个。所述接触焊盘单元在所述第一方向上排布在所述多个页缓冲器高电压区域中的两个之间。

非易失性存储器件及其制造方法-202011555812.4
发明人：崔裕真;李呈焕 -专利权人：三星电子株式会社
申请日： 2020-12-24 - 公布日： 2021-07-23 - 主分类号： H01L27/11573
摘要：提供了一种非易失性存储器件及其制造方法。该非易失性存储器件包括：衬底；模结构，包括在所述衬底上沿第一方向交替堆叠的第一绝缘图案和多个栅电极；以及字线切割区，所述字线切割区沿与所述第一方向不同的第二方向延伸并且切割所述模结构，其中，所述字线切割区包括公共源极线，并且所述公共源极线包括沿所述第二方向延伸的第二绝缘图案、以及沿所述第二方向延伸并且与所述第二绝缘图案和沿所述第二方向的截面接触的导电图案。

存储器装置-202011532810.3
发明人：梁宇成;李炳镇;康范圭;任峻成 -专利权人：三星电子株式会社
申请日： 2020-12-22 - 公布日： 2021-07-20 - 主分类号： H01L27/11573
摘要：一种存储器装置包括下部结构和堆叠在下部结构上的多个上部结构。下部结构包括外围电路和设置在下部结构的顶表面上的上接合焊盘。多个上部结构中的每一个包括位线、穿通件和设置在上部结构的底表面上并连接至穿通件的下接合焊盘。除了最上面的上部结构之外，每个上部结构还包括设置在其顶表面上并连接至穿通件的上接合焊盘。位线包括在水平方向上将位线的第一部分与该位线的第二部分分离的间隙，并且在平面图中，穿通件与位线的间隙重叠。

半导体装置和制造该半导体装置的方法-202010812419.2
发明人：金在泽;郑蕙英 -专利权人：爱思开海力士有限公司
申请日： 2020-08-13 - 公布日： 2021-07-13 - 主分类号： H01L27/11573
摘要：本技术提供了一种半导体装置和制造该半导体装置的方法。该半导体装置包括：单元源极结构；第一叠层，其设置在单元源极结构上，并且包括彼此交替层叠的绝缘图案和导电图案；外围源极结构；以及电阻器图案，其设置在外围源极结构上。电阻器图案与第一叠层的最下部的绝缘图案设置在基本相同的水平。

半导体器件-202011536562.X
发明人：李宰求 -专利权人：三星电子株式会社
申请日： 2020-12-23 - 公布日： 2021-06-25 - 主分类号： H01L27/11573
摘要：本发明公开了一种半导体器件，该半导体器件包括：具有第一区域和第二区域的衬底；栅电极，堆叠在第一区域中并形成具有阶梯形状的焊盘区域，在第二区域中延伸不同的长度；层间绝缘层，与栅电极交替地堆叠；沟道结构，在第一区域中穿过栅电极并包括沟道层；分隔区域，在第一区域和第二区域中穿过栅电极；蚀刻停止层，设置于在第二区域中形成焊盘区域的栅电极当中的最上面的栅电极上，不与第一区域和分隔区域重叠；单元区域绝缘层，覆盖栅电极和蚀刻停止层；以及接触插塞，穿过第二区域中的单元区域绝缘层和蚀刻停止层并连接到焊盘区域中的栅电极。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]半导体装置和包括该半导体装置的数据存储系统在审

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