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[发明专利]半导体装置和包括半导体装置的数据存储系统-CN202210646048.4在审
发明人：孙龙勋;金俊亨 -专利权人：三星电子株式会社
申请日： 2022-06-08 - 公布日： 2022-12-13 - 主分类号： H01L27/11573 文献下载
摘要：提供了半导体装置以及包括所述半导体装置的数据存储系统。可以提供所述半导体装置，所述半导体装置包括：板层；图案结构，所述图案结构位于所述板层上；上图案层，所述上图案层位于所述图案结构上；上结构，所述上结构包括堆叠结构和覆盖所述堆叠结构的至少一部分的覆盖绝缘结构，所述堆叠结构包括交替堆叠在彼此上的层间绝缘层和栅极层；以及分隔结构和垂直存储结构，所述分隔结构和所述垂直存储结构穿透所述上结构、所述上图案层和所述图案结构，并且延伸到所述板层中。
半导体装置包括数据存储系统

[发明专利]半导体装置和包括该半导体装置的数据存储系统-CN202210433790.7在审
发明人：崔茂林;成政泰 -专利权人：三星电子株式会社
申请日： 2022-04-24 - 公布日： 2022-11-11 - 主分类号： H01L27/11573 文献下载
摘要：提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括第一基底结构和第二基底结构，第一基底结构包括基底、电路元件和第一键合金属层，第二基底结构连接到第一基底结构。第二基底结构包括：板层；栅电极，在第一方向上堆叠在板层下方；分离区域，穿透栅电极并且在第二方向上延伸并在第二方向上彼此间隔开；绝缘区域，从板层的上表面延伸并且穿透板层和在分离区域之间的栅电极中的至少一个；以及第二键合金属层，连接到第一键合金属层。绝缘区域具有倾斜的侧表面，使得绝缘区域的宽度在朝向第一基底结构的方向上减小。
半导体装置包括数据存储系统

[发明专利]半导体装置-CN202111607883.9在审
发明人：沓挂弘之 -专利权人：铠侠股份有限公司
申请日： 2021-12-17 - 公布日： 2022-09-09 - 主分类号： H01L27/11573 文献下载
摘要：实施方式提供能够实现高集成化的半导体装置。实施方式的半导体装置具备：半导体基板；第1绝缘层，从所述半导体基板的主面朝向所述半导体基板的内侧形成；及晶体管，形成在所述第1绝缘层上。所述晶体管具有：第1半导体层，形成在所述第1绝缘层上，与所述半导体基板绝缘；第2绝缘层，设置于在沿着所述第1半导体层的主面的第1方向上依次排列的第1区域、第2区域及第3区域中的所述第2区域上；及第1导电层，设置在所述第2绝缘层上。在所述第1半导体层的所述第1区域连接有第1接触部，在所述第1半导体层的所述第3区域连接有第2接触部，在所述第1导电层连接有第3接触部。
半导体装置

[发明专利]半导体存储装置及其制造方法-CN202111541608.1在审
发明人：中上恒平 -专利权人：铠侠股份有限公司
申请日： 2021-12-16 - 公布日： 2022-08-30 - 主分类号： H01L27/11573 文献下载
摘要：实施方式提供一种集成性优异的半导体存储装置及其制造方法。实施方式的半导体存储装置具有半导体衬底、第1晶体管、第2晶体管、元件分离区域、及第1绝缘层。半导体衬底包含排列在第1方向的第1阱区域与第2阱区域。第1晶体管包含第1阱区域、第1栅极绝缘层、第1栅极电极、及第2栅极电极。第2晶体管包含第2阱区域、第2栅极绝缘层、第3栅极电极、及第4栅极电极。元件分离区域处于第1阱区域与第2阱区域之间。第1绝缘层处于元件分离区域的上方。第1绝缘层具有与第1栅极电极重叠的第1突出部、及与第3栅极电极重叠的第2突出部。第2栅极电极的一部分处于第1突出部的上方。第4栅极电极的一部分处于第2突出部的上方。
半导体存储装置及其制造方法

[发明专利]形成微电子装置的方法以及相关的微电子装置及电子系统-CN202080093042.8在审
发明人： K·R·帕雷克;P·泰萨里欧;合田晃 -专利权人：美光科技公司
申请日： 2020-12-17 - 公布日： 2022-08-30 - 主分类号： H01L27/11573 文献下载
摘要：一种微电子装置包括存储器阵列区、控制逻辑区及额外控制逻辑区。所述存储器阵列区包括：堆叠结构，其包括竖直交替的导电结构与绝缘结构；及位于所述堆叠结构内的存储器单元的竖直延伸串。所述控制逻辑区下伏于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的控制操作的一部分的控制逻辑装置。所述额外控制逻辑区上覆于所述堆叠结构，且包括经配置以实现所述存储器单元的竖直延伸串的所述控制操作的额外部分的额外控制逻辑装置。还描述了形成微电子装置的方法以及额外微电子装置及电子系统。
形成微电子装置方法以及相关电子系统

[发明专利]存储器装置-CN202210086703.5在审
发明人：武木田秀人 -专利权人：铠侠股份有限公司
申请日： 2022-01-25 - 公布日： 2022-08-05 - 主分类号： H01L27/11573 文献下载
摘要：实施方式提供一种芯片大小不受周边电路的大小限制的存储器装置。一实施方式的存储器装置具备：第1芯片；及第2芯片，设置在所述第1芯片上，且以与所述第1芯片相接的方式贴合。所述第1芯片包含：第1周边电路，设置在第1半导体衬底上；第1存储单元阵列，设置在所述第1周边电路的上方；及第1电极，设置在所述第1存储单元阵列的上方；所述第2芯片包含：第2电极，与所述第1电极相接；第2存储单元阵列，设置在所述第2电极的上方；第2周边电路，设置在所述第2存储单元阵列的上方；第2半导体衬底，设置在所述第2周边电路的上方；及焊垫，设置在所述第2周边电路的上方，能够从存储器控制器接收指令与地址。所述第1周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意一个或者两个，所述第2周边电路基于从所述焊垫输入的指令与地址，控制所述第1存储单元阵列或所述第2存储单元阵列中的任意另一个或者两个。
存储器装置

[发明专利]三维存储器及其制备方法、存储器系统-CN202210357216.8在审
发明人：郑阿曼;伍术 -专利权人：长江存储科技有限责任公司
申请日： 2022-04-01 - 公布日： 2022-07-29 - 主分类号： H01L27/11573 文献下载
摘要：本申请的实施方式提供了一种三维存储器及其制备方法，该三维存储器包括：第一半导体结构，包括第一衬底和位于第一衬底的第一侧的存储单元阵列；第二半导体结构，包括第二衬底和位于第二衬底的第二侧的第一外围电路，第一外围电路包括与第二衬底接触的多个第一晶体管；以及第二外围电路，位于第一衬底的与第一侧相背的第三侧，第二外围电路包括与第一衬底接触的多个第二晶体管；其中，第一半导体结构和第二半导体结构连接，存储单元阵列和第一外围电路位于第一衬底和第二衬底之间。
三维存储器及其制备方法系统

[发明专利]包含跨不同分层共享字线驱动器的三维存储器器件及其制造方法-CN202180006694.8在审
发明人：小川裕之;大和田健;虫贺光昭 -专利权人：桑迪士克科技有限责任公司
申请日： 2021-06-09 - 公布日： 2022-07-08 - 主分类号： H01L27/11573 文献下载
摘要：一种半导体结构包括：外围电路；第一三维存储器阵列，该第一三维存储器阵列覆盖在该外围电路上面，并且包括第一绝缘层与包含第一字线和第一选择线的第一导电层的第一交替堆叠，以及竖直延伸穿过该第一交替堆叠的第一存储器堆叠结构；和第二三维存储器阵列，该第二三维存储器阵列覆盖在该第一三维存储器阵列上面，并且包括第二绝缘层与包含第二字线和第二选择线的第二导电层的第二交替堆叠，以及竖直延伸穿过该第二交替堆叠的第二存储器堆叠结构。该外围电路包括具有第一字线驱动器输出节点的第一字线驱动器电路，这些第一字线驱动器输出节点电连接到这些第一字线中的至少一些第一字线和这些第二字线中的至少一些第二字线，并且每个第一字线电连接到相应的第二字线。
包含不同分层共享驱动器三维存储器器件及其制造方法

[发明专利]半导体器件及包括该半导体器件的非易失性存储器件-CN202111593060.5在审
发明人：李素贤;尹康五 -专利权人：三星电子株式会社
申请日： 2021-12-23 - 公布日： 2022-07-01 - 主分类号： H01L27/11573 文献下载
摘要：一种半导体器件包括：第一有源区域和第二有源区域，在衬底中沿第一方向布置；元件隔离层，在衬底中在第二方向上延伸以隔离第一有源区域和第二有源区域；第一栅电极，在第一有源区域上在第一方向上延伸；第二栅电极，在第二有源区域上在第一方向上延伸；以及隔离杂质区域，在衬底中包含第一导电类型的杂质且布置在元件隔离层下方，其中所述隔离杂质区域包括在第二方向上彼此间隔开的第一隔离区域和第二隔离区域，且衬底的插入在第一栅电极和第二栅电极之间的至少一部分插入在第一隔离区域和第二隔离区域之间。
半导体器件包括非易失性存储器

[发明专利]半导体器件和包括半导体器件的电子系统-CN202111439122.7在审
发明人：白圣权;金鹤善;徐载和 -专利权人：三星电子株式会社
申请日： 2021-11-29 - 公布日： 2022-07-01 - 主分类号： H01L27/11573 文献下载
摘要：一种半导体器件的晶体管，包括隔离区域、设置在隔离区域中的有源区域、在有源区域上沿第二方向延伸的栅极、以及分别在栅极的第一侧和第二侧上的有源区域中沿垂直于第二方向的第一方向延伸的源极和漏极区域。源极和漏极区域包括低浓度源极和漏极掺杂区域，该低浓度源极和漏极掺杂区域包括第一和第二低浓度源极和漏极掺杂区域。源极和漏极区域还包括高浓度源极和漏极掺杂区域，该高浓度源极和漏极掺杂区域分别设置在低浓度源极和漏极掺杂区域中并且具有高于低浓度源极和漏极掺杂区域的掺杂浓度。第一低浓度源极和漏极掺杂区域在第二方向上的第一长度大于第二低浓度源极和漏极掺杂区域在第二方向上的第二长度。
半导体器件包括电子系统

[发明专利]三维存储器设备、系统及其形成方法-CN202280000476.8在审
发明人：刘威;陈亮;王言虹;夏志良;杨远程 -专利权人：长江存储科技有限责任公司
申请日： 2022-01-13 - 公布日： 2022-05-27 - 主分类号： H01L27/11573 文献下载
摘要：一种三维3D存储器设备包括第一半导体结构和第二半导体结构。第一半导体结构包括第一半导体层和NAND存储串阵列。第二半导体结构在第一半导体层的第二侧下方。第一半导体层的第二侧与第一半导体层的第一侧相反。第二半导体结构包括第二半导体层、第一外围电路和第二外围电路。第一外围电路包括与第二半导体层的第一侧接触的第一晶体管。第二外围电路包括与第二半导体层的第二侧接触的第二晶体管。第二半导体层的第二侧与第二半导体层的第一侧相反。
三维存储器设备系统及其形成方法

[发明专利]半导体器件和包括该半导体器件的数据存储系统-CN202111357585.9在审
发明人：安在昊;金智源;黄盛珉;任峻成;成锡江 -专利权人：三星电子株式会社
申请日： 2021-11-16 - 公布日： 2022-05-20 - 主分类号： H01L27/11573 文献下载
摘要：提供了半导体器件和包括其的数据存储系统。所述半导体器件包括：半导体衬底，具有彼此相对的第一表面和第二表面；背侧绝缘层，位于半导体衬底的所述第二表面下方；外部输入/输出导电图案，位于背侧绝缘层下方；电路器件，包括栅电极和源极/漏极区，电路器件位于半导体衬底的第一表面上；内部输入/输出导电图案，位于半导体衬底的第一表面上，内部输入/输出导电图案具有与栅电极的至少一部分设置在同一水平高度上的至少一部分；贯通电极结构，穿透半导体衬底和背侧绝缘层，并电连接到内部输入/输出导电图案和外部输入/输出导电图案；以及存储单元阵列区域，在半导体衬底的第一表面上设置在比电路器件高的水平高度上。
半导体器件包括数据存储系统

[发明专利]半导体装置-CN202110973142.6在审
发明人：沈在龙;郑基容;吴东植;韩智勋 -专利权人：三星电子株式会社
申请日： 2021-08-24 - 公布日： 2022-05-13 - 主分类号： H01L27/11573 文献下载
摘要：公开了一种半导体装置。所述半导体装置包括包含第一有源区、第二有源区和隔离区的基底。隔离层图案填充位于基底中的沟槽。第一栅极绝缘层图案和第一栅电极结构形成在第一有源区上。第二栅极绝缘层图案和第二栅电极结构形成在第二有源区上。第一栅电极结构包括第一多晶硅图案、第二多晶硅图案和第一金属图案。第二栅电极结构包括第三多晶硅图案、第四多晶硅图案和第二金属图案。隔离层图案的上表面高于第一多晶硅图案和第三多晶硅图案中的每个的上表面。第一多晶硅图案和第三多晶硅图案中的每个的侧壁接触隔离层图案的侧壁。
半导体装置

[发明专利]具有在衬底的两面处的外围电路区域的半导体器件及包括该半导体器件的数据存储系统-CN202110957498.0在审
发明人：金智源;安在昊;黄盛珉;任峻成;成锡江 -专利权人：三星电子株式会社
申请日： 2021-08-19 - 公布日： 2022-05-13 - 主分类号： H01L27/11573 文献下载
摘要：一种半导体器件，包括：单元区域，包括第一衬底、第一衬底上的栅电极、穿过栅电极延伸的沟道结构、单元接触插塞、贯通接触插塞和第一接合焊盘；第一外围电路区域，包括所述第一接合焊盘上的第二接合焊盘；第二外围电路区域，连接到第一外围电路区域；以及第二衬底，在第一外围电路区域与第二外围电路区域之间，第二衬底包括第一外围电路区域中的第一表面和第二外围电路区域中的第二表面，其中，第二外围电路区域包括第二表面上的器件；以及，穿过第二衬底竖直地延伸并且连接到第一外围电路区域的贯通电极。
具有衬底两面外围电路区域半导体器件包括数据存储系统

[发明专利]沟槽栅极高压晶体管、集成电路及其形成方法-CN201910556253.X有效
发明人：吴伟成;亚历山大·卡尔尼斯基;张健宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-06-25 - 公布日： 2022-04-19 - 主分类号： H01L27/11573 文献下载
摘要：本申请的多个实施例涉及IC及相关的形成方法。在一些实施例中，IC包括集成到衬底中的存储器区域和逻辑区域。存储器单元结构设置在所述存储器区域上。多个逻辑器件设置在所述逻辑区域上。第一逻辑器件包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。第一逻辑栅极电介质设置为沿着衬底的逻辑器件沟槽的表面，并且第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。通过将第一逻辑栅电极布置在逻辑器件沟槽内，可以改善由随后的平坦化工艺所导致的金属层损耗、生成的薄层电阻、阈值电压变化及失配问题。本发明的实施例还提供了沟槽栅极高压晶体管。
沟槽栅极高压晶体管集成电路及其形成方法

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