[发明专利]包括传输晶体管的存储器装置在审

申请号：	202110284268.2	申请日：	2021-03-17
公开（公告）号：	CN114078881A	公开（公告）日：	2022-02-22
发明（设计）人：	朴泰成;金镇浩	申请（专利权）人：	爱思开海力士有限公司
主分类号：	H01L27/11582	分类号：	H01L27/11582;H01L27/1157;H01L27/11556;H01L27/11524;G11C16/04;G11C16/08;G11C16/12;G11C16/26
代理公司：	北京三友知识产权代理有限公司 11127	代理人：	刘久亮;黄纶伟
地址：	韩国***	国省代码：	暂无信息
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摘要：	本申请涉及包括传输晶体管的存储器装置。一种存储器装置包括：有源区，该有源区具有漏极；多个存储器块，其在第一方向上布置；以及多个传输晶体管，其形成在有源区中并共享漏极，多个传输晶体管中的每一个传输晶体管被配置为响应于块选择信号而从漏极向多个存储器块中的相应存储器块传送操作电压。多个传输晶体管被划分为第一传输晶体管和第二传输晶体管。第一传输晶体管的沟道长度方向和第二传输晶体管的沟道长度方向可以彼此不同。
搜索关键词：	包括传输晶体管存储器装置
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摘要：本申请涉及半导体存储器装置及其制造方法。一种半导体存储器装置及其制造方法，该半导体存储器装置包括：在基板上的栅极层叠物，该栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案；沟道结构，其穿过栅极层叠物并且具有突出到栅极层叠物上方的上端部；存储器层，其围绕沟道结构的侧壁；以及源极层，其形成在栅极层叠物上。沟道结构包括在沟道结构的中央区域中在垂直方向上延伸的芯绝缘层以及围绕芯绝缘层的侧壁的沟道层，沟道层形成为在垂直方向上低于芯绝缘层和存储器层。

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摘要：本公开提供一种半导体存储器装置和半导体存储器装置的制造方法。半导体存储器装置包括：贯穿阶梯式层叠结构的接触区域的导电栅极接触部，阶梯式层叠结构包括交替层叠的多个层间绝缘层和多个导电图案。

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摘要：本公开提供一种存储器元件包括：阶梯结构，包括彼此交替堆叠的多个栅极层与多个绝缘层，且所述阶梯结构包括彼此交替配置的多个第一区块与多个第二区块；多个第一插塞，设置在所述多个第一区块中，其中在同一第一区块中的多个第一插塞彼此交错；多个第二插塞，设置在所述多个第一区块中，其中在同一第一区块中的多个第二插塞彼此交错，在同一第一区块中的所述多个第一插塞与所述多个第二插塞彼此交错；以及多个第三插塞，设置于所述多个第二区块中。

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摘要：实施方式提供一种能够抑制栅极电极的耗尽化的半导体装置及其制造方法。本实施方式的半导体装置具备衬底。栅极绝缘膜设置在衬底的表面。第1栅极电极层设置在栅极绝缘膜上。第2栅极电极层设置在第1栅极电极层上且与该第1栅极电极层电连接。第1接点贯通第2栅极电极层而到达第1栅极电极层。第1及第2杂质层设置在第1及第2栅极电极层的两侧。

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摘要：本申请提供了一种三维存储器件，包括：衬底；堆叠结构，形成于衬底上，所述堆叠结构具有沿第一方向设置的核心阵列区和台阶区；第一墙结构，沿着第一方向设置在台阶区中；以及第二墙结构，沿着不同于第一方向的第二方向设置在台阶区中且与第一墙结构交叉。根据本申请的三维存储器件，可增加台阶区中的支撑，减小台阶区的应力形变，提高三维存储器件的良率和可靠性。

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摘要：本申请提供了一种三维存储器。三维存储器包括：衬底、叠层结构、沟道结构以及栅线间隙结构。叠层结构设置于衬底上，沟道结构贯穿叠层结构并延伸至衬底中。栅线间隙结构贯穿叠层结构，并包括在平行于衬底的第一方向上间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中第一栅线间隙结构在第一方向的尺寸小于第二栅线间隙结构在第一方向的尺寸。

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摘要：公开了一种存储器件及其制造方法及包括存储器件的电子设备。根据实施例，存储器件可以包括：竖直地叠置在衬底上的多个单元有源层，各单元有源层包括设于该单元有源层中不同竖直高度处的下源/漏区和上源/漏区以及下源/漏区与上源/漏区之间的沟道区；衬底上相对于衬底竖直延伸以穿过多个单元有源层的栅堆叠，其中栅堆叠包括栅导体层和设置在栅导体层与单元有源层之间的存储功能层，在栅堆叠与各单元有源层相交之处限定存储单元；以及设于各单元有源层的下表面和上表面中至少之一上的导电金属层。

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摘要：公开了三维半导体存储器件和包括三维半导体存储器件的电子系统。该器件包括：基板；单元阵列结构，设置在基板上以包括多个彼此间隔开的堆叠电极，该电极中最上面的一个电极是第一串选择线；竖直沟道结构，设置为贯穿单元阵列结构并连接至基板；导电焊盘，设置在竖直沟道结构的上部中；位线，位于单元阵列结构上；位线接触部，将位线电连接至导电焊盘；以及切割结构，贯穿第一串选择线。切割结构贯穿导电焊盘的一部分。位线接触部的底表面包括分别与导电焊盘和切割结构接触的第一底表面和第二底表面。

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摘要：提供了一种半导体器件。所述半导体器件包括基层，所述基层具有用于形成存储单元的第一面和与所述第一面相对的第二面。所述半导体器件包括放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，其中，所述堆叠层包括第一区和第二区。沟道结构在垂直方向上延伸穿过所述堆叠层的所述第一区并且进一步从所述第一面延伸进入所述基层。多个连接结构被形成在所述基层的所述第二面上，并且包括耦合到所述沟道结构的第一连接结构。

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申请日： 2021-12-22 - 公布日： 2022-11-15 - 主分类号： H01L27/11582
摘要：本公开涉及半导体存储器装置和制造半导体存储器装置的方法。一种半导体存储器装置包括：半导体基板，其包括在水平方向上延伸的上表面；源极结构，其包括在水平方向上延伸的沟槽，该源极结构设置在半导体基板上方；金属结构，其在源极结构的沟槽中并且将源极结构连接到半导体基板；以及存储器单元串，其设置在沟槽的两侧并且连接到源极结构。

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申请日： 2022-01-26 - 公布日： 2022-11-15 - 主分类号： H01L27/11582
摘要：本申请涉及半导体存储器装置及其制造方法。一种半导体存储器装置及其制造方法，该半导体存储器装置包括：下层叠物，其中多个第一层间绝缘层和第一导电层交替地层叠；多个单元插塞，其在垂直方向上穿过下层叠物；在下层叠物上的上层叠物，其中多个第二层间绝缘层和至少一个第二导电层交替地层叠；多个漏极选择插塞，其穿过上层叠物并且与多个单元插塞的上部接触；以及分离图案，其使多个漏极选择插塞当中的相邻的漏极选择插塞分离，其中，分离图案与相邻的漏极选择插塞中的每一个侧壁接触。

半导体器件以及半导体器件的制造方法-201910027506.4
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申请日： 2019-01-11 - 公布日： 2022-11-15 - 主分类号： H01L27/11582
摘要：半导体器件以及半导体器件的制造方法。一种半导体器件包括具有阱掺杂剂的阱结构、包括在阱结构上方层叠的第一层叠结构、第二层叠结构和第三层叠结构的栅极层叠结构以及穿透栅极层叠结构的沟道图案。栅极层叠结构的侧壁在其第一层叠结构和第三层叠结构之间的侧壁中形成有凹槽，使得第一层叠结构和第三层叠结构在与层叠方向垂直的方向上比第二层叠结构突出更多。沟道图案沿着阱结构和栅极层叠结构之间的水平空间的表面延伸。半导体器件还包括沿着沟道图案的外壁延伸的存储器图案、形成在栅极层叠结构的侧壁上的间隔物绝缘图案以及形成在间隔物绝缘图案上的掺杂半导体图案。

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申请日： 2022-01-07 - 公布日： 2022-10-21 - 主分类号： H01L27/11582
摘要：本实用新型实施方式提供能够抑制单元电流的劣化的半导体存储装置。实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中，多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。

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申请日： 2021-07-19 - 公布日： 2022-10-18 - 主分类号： H01L27/11582
摘要：本公开有关于一种垂直存储结构，存储装置实现于垂直存储结构中，包含交替的绝缘材料层与字线材料层的叠层，具有设置为通过叠层的包含交替的导电柱与绝缘柱的柱体组。数据存储结构设置于绝缘柱与字线材料层的交叉点上的字线材料层的内表面上。半导体通道材料设置于绝缘柱与数据存储结构之间且位于绝缘柱与字线材料层的交叉点上。半导体通道材料绕着绝缘柱的外表面延伸，在两侧接触相邻导电柱以提供源极/漏极端子。

半导体存储器装置及其制造方法-202111676107.4
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申请日： 2021-12-31 - 公布日： 2022-10-18 - 主分类号： H01L27/11582
摘要：本申请涉及半导体存储器装置及其制造方法。本文可以提供一种半导体存储器装置和制造该半导体存储器装置的方法。该半导体存储器装置包括：具有互补金属氧化物半导体(CMOS)电路的基板；栅极层叠体，其具有在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，其穿过栅极层叠体，每个沟道结构具有突出到栅极层叠体上方的第一端部；以及多个导电层，其设置在栅极层叠体上方。多个导电层中的每一个与所述沟道结构中的至少一个的第一端部接触。

VNAND拉伸厚TEOS氧化物-201680047305.5
发明人： M·W·蒋;P·P·杰哈;韩新海;金柏涵;金相赫;朱明勋;朴亨珍;金伦宽;孙镇哲;S·格纳纳威路;M·G·库尔卡尼;S·巴录佳;M·K·莎莱扎;J·K·福斯特 -专利权人：应用材料公司
申请日： 2016-07-20 - 公布日： 2022-10-14 - 主分类号： H01L27/11582
摘要：本公开的实施例一般涉及一种用于形成介电膜堆栈的改进方法，该介电膜堆栈用于3D NAND结构中的层间电介质(ILD)层。在一个实施例中，该方法包括提供具有栅堆栈沉积于其上的基板，使用第一RF功率及第一处理气体在该栅堆栈的暴露表面上形成第一氧化层，第一处理气体包含TEOS气体与第一含氧气体，及使用第二RF功率与第二处理气体在该第一氧化层上形成第二氧化层，第二处理气体包含硅烷气体与第二含氧气体。

三维存储器及其制备方法-202210802014.X
发明人：张坤 -专利权人：长江存储科技有限责任公司
申请日： 2021-04-21 - 公布日： 2022-10-11 - 主分类号： H01L27/11582
摘要：本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：制备包括第二衬底、叠层结构、沟道结构和栅极间隙结构的中间体；以及从第二衬底远离叠层结构的一侧处理第二衬底，在第二衬底与栅极间隙结构的栅极间隙对应的位置形成开口，通过在开口中填充半导体材料或者在开口的内壁形成半导体层、并在开口的内部填充绝缘材料，形成源极触点，其中源极触点与栅极间隙结构在叠层结构的堆叠方向上的投影至少部分交叠。

三维存储器及其制备方法-202110323460.8
发明人：张坤;周文犀;吴林春;孔翠翠 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-26 - 公布日： 2022-10-11 - 主分类号： H01L27/11582
摘要：本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：在衬底上形成叠层结构，并在叠层结构的核心区域中形成贯穿叠层结构并延伸至衬底的沟道结构；以及在核心区域中形成第一栅线间隙和第二栅线间隙，第一栅线间隙和第二栅线间隙贯穿叠层结构并且在平行于衬底的第一方向上间隔设置，第一栅线间隙将核心区域分割成多个存储块区域，每个存储块区域包括阵列式排布的多个沟道结构和至少一个第二栅线间隙，其中，第一栅线间隙在第一方向的关键尺寸小于第二栅线间隙在第一方向的关键尺寸。根据该制备方法，缩小了作为存储块区域划分的栅线间隙的关键尺寸，可有效地增加有效存储单元阵列面积，同时可增加三维存储器结构的稳定性。

具有背面互连结构的三维存储器件-202080001492.X
发明人：张坤;张中;刘磊;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-07-07 - 公布日： 2022-10-11 - 主分类号： H01L27/11582
摘要：公开了3D存储器件及其形成方法的实施例。在示例中，3D存储器件包括：衬底；在衬底上方包括交错的导电层和电介质层的存储堆叠层；均垂直地延伸穿过存储堆叠层的多个沟道结构；在多个沟道结构上方并与之接触的半导体层；在存储堆叠层上方并与半导体层接触的多个源极触点；穿过半导体层的多个触点；以及在平面视图中包括源极线网格的在半导体层上方的背面互连层。多个源极触点分布在源极线网格下方并与之接触。多个触点中的第一组分布在源极线网格下方并与之接触。

半导体结构及其形成方法-201910029547.7
发明人：胡志玮;叶腾豪 -专利权人：旺宏电子股份有限公司
申请日： 2019-01-11 - 公布日： 2022-10-04 - 主分类号： H01L27/11582
摘要：一种半导体结构包含多个叠层、多个有源柱状元件、以及一绝缘材料。这些叠层通过多个沟道彼此分离。这些有源柱状元件设置在沟道中，且在这些沟道的每一者中彼此分离。有源柱状元件分别在其二侧包括二个n型重掺杂部分。n型重掺杂部分分别在一实质上垂直的方向上延伸。n型重掺杂部分分别连接这些叠层中的二个对应叠层。绝缘材料位在这些沟道中介于有源柱状元件之间的剩余空间中。绝缘材料为一硅玻璃，该硅玻璃包括一种可应用为n型掺杂物的元素。

贯穿过孔结构和包括该贯穿过孔结构的半导体装置-202111150853.X
发明人：金知勇;李呈焕 -专利权人：三星电子株式会社
申请日： 2021-09-29 - 公布日： 2022-09-27 - 主分类号： H01L27/11582
摘要：提供了贯穿过孔结构以及包括该贯穿过孔结构的半导体装置。该贯穿过孔结构包括贯穿过孔和盖图案。贯穿过孔包括在竖直方向上延伸的金属图案以及在金属图案的侧壁和下表面上的阻挡图案。盖图案接触贯穿过孔的上表面。盖图案的边缘部分的最下表面不高于盖图案的中心部分的最下表面。

存储器的制作方法、存储器及存储器系统-202210800127.6
发明人：揭黎;王健舻;曾明;徐伟;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2022-07-06 - 公布日： 2022-09-23 - 主分类号： H01L27/11582
摘要：本申请提供一种存储器的制作方法、存储器及存储器系统，该制作方法包括：在衬底上形成堆叠层，该堆叠层包括交替层叠设置的栅牺牲层和第一栅间隔层，该堆叠层包括核心区；形成沿纵向贯穿该核心区并延伸至该衬底内的存储沟道结构，该存储沟道结构包括电荷捕获层；去除该栅牺牲层，得到第一空槽；在该第一空槽中形成栅极层；去除该核心区中的该第一栅间隔层、以及与该第一栅间隔层对应的该电荷捕获层，得到第二空槽；在该第二空槽中形成隔离结构，从而能在纵向上将电荷的迁移通道进行切断，防止电荷捕获层中存储的电荷在纵向上发生迁移扩散。

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申请日： 2022-05-31 - 公布日： 2022-09-20 - 主分类号： H01L27/11582
摘要：本申请提供了一种三维存储器及其制备方法、存储系统、电子设备。三维存储器的制备方法包括：在衬底上交替叠置绝缘层和牺牲层形成叠层结构，其中所述衬底沿所述叠置的方向依次包括靠近叠层结构的第一部分和远离叠层结构的第二部分；形成贯穿所述叠层结构并延伸至所述衬底的第一部分的沟道结构；去除所述衬底的第二部分；以及去除所述衬底的所述第一部分，并保留所述沟道结构位于所述第一部分的第一沟道部分。

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摘要：本申请提供了一种三维存储器及其制作方法、存储系统、电子器件，该方法包括：提供初始结构，初始结构包括沟道孔结构以及依次叠置的衬底、刻蚀停止结构以及层叠结构，沟道孔结构贯穿层叠结构、刻蚀停止结构至衬底中，沟道孔结构包括沟道孔、位于沟道孔内的外延层、预备多层膜结构以及沟道层，外延层的材料包括多晶硅，刻蚀停止结构的材料不包括多晶硅；依次去除衬底、外延层、刻蚀停止结构以及部分的预备多层膜结构，至少使得部分的沟道层裸露，剩余的预备多层膜结构形成多层膜结构；在裸露的沟道层的表面上、裸露的层叠结构的表面上以及多层膜结构的表面上形成源极层。本申请解决现有技术中ONOP结构难以生长到沟道孔底部的问题。

存储结构的制作方法、三维存储器及其制作方法-202210641354.9
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申请日： 2022-06-08 - 公布日： 2022-09-16 - 主分类号： H01L27/11582
摘要：本申请提供了一种存储结构的制作方法、三维存储器及其制作方法。该制作方法包括：提供一侧具有开口的沟道孔；使多种反应气体在沟道孔的侧壁分别进行膜层生长，以形成功能层，多种反应气体中具有至少一种含氮气体，在每种含氮气体进行膜层生长的过程中，使含氮气体进行多次膜层生长；在沟道孔中形成沟道层，以使功能层包裹在沟道层外周。通过在功能层的形成工艺中使含氮气体进行多次膜层生长，能够提高含氮气体在沟道孔中的扩散能力，从而使最终沉积于孔壁上的功能层的含氮量由沟道孔的上端至下端均趋于一致，从而避免了功能层中在孔壁不同位置处氮含量不一致而导致的对存储结构的电性能的影响，进而将存储结构应用于存储器中，能够提高器件性能。

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申请日： 2022-05-31 - 公布日： 2022-09-13 - 主分类号： H01L27/11582
摘要：本申请提供了一种三维存储器及其制备方法、存储系统。制备三维存储器的方法包括：形成叠层结构，其中，所述叠层结构包括核心区和台阶区；形成分别贯穿所述核心区内叠层结构和所述台阶区内叠层结构的沟道结构；去除所述台阶区内未被所述沟道结构贯穿的叠层结构的至少部分形成台阶结构，其中，所述台阶区贯穿有所述沟道结构的叠层结构形成连接结构，位于所述台阶区的沟道结构包括沿所述连接结构延伸方向延伸的第一沟道结构；以及形成贯穿所述台阶结构的虚设沟道结构。

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申请日： 2022-05-24 - 公布日： 2022-09-06 - 主分类号： H01L27/11582
摘要：本发明提供了一种半导体器件、其制作方法及存储系统，半导体器件，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；设置于堆叠结构中的多个沟道区域，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠结构；第一排伪沟道结构，第一排伪沟道结构位于两个沟道区域之间，且包括沿第一方向排列的多个第一伪沟道结构，各第一伪沟道结构贯穿堆叠结构，第一方向为垂直于堆叠结构的堆叠方向；第一伪沟道切槽结构，第一伪沟道切槽结构位于堆叠结构中，且连通第一排伪沟道结构的多个第一伪沟道结构。通过本发明的半导体器件，提高器件的存储密度、良率和可靠性。

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发明人：袁伟;杜小龙;高庭庭;孙昌志;刘小欣;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-24 - 公布日： 2022-09-06 - 主分类号： H01L27/11582
摘要：本申请涉及一种三维存储结构及其制作方法、三维存储器及存储系统，包括：形成堆叠结构，堆叠结构包括在纵向上多层交替层叠设置的第一材料层和第二材料层；形成在纵向上贯穿堆叠结构的沟道孔；在露出于沟道孔内壁的第一材料层表面上形成第一电荷存储体；在第一电荷存储体的在纵向上的至少一侧上形成间隔层；在沟道孔内壁上于横向上对应于第二材料层的部位形成第二电荷存储体，第二电荷存储体与第一电荷存储体在纵向上被间隔层隔开，从而能够阻止三维存储结构的电荷存储层中电荷沿沟道方向的迁移，提高了三维存储器的数据保持特性。

一种存储器及其制备方法、存储系统-202210569175.9
发明人：毛晓明;刘沙沙;李兆松;李思晢;高晶;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-24 - 公布日： 2022-09-06 - 主分类号： H01L27/11582
摘要：本申请公开了一种存储器及其制备方法、存储系统，该存储器包括半导体层，位于半导体层上的第一堆叠结构(包括存储区和非存储区)，贯穿非存储区第一堆叠结构的停止结构，位于第一堆叠结构和停止结构上的第二堆叠结构，以及贯穿第二堆叠结构和停止层的第一沟道结构。由此，在形成第一沟道结构的沟道孔刻蚀工艺中，停止结构相对于所述第一堆叠结构的刻蚀选择比小于1，因此该停止结构可以减慢沟道孔的刻蚀速率，不会使得沟道孔刻蚀太深而对后续工艺或产品良率产生影响，因此停止结构可以改善非存储区沟道孔的刻蚀工艺。

半导体存储装置及其制造方法-202111503786.5
发明人：下城义朗 -专利权人：铠侠股份有限公司
申请日： 2021-12-10 - 公布日： 2022-09-02 - 主分类号： H01L27/11582
摘要：实施方式提供一种能适当地控制选择栅极的半导体存储装置及其制造方法。根据一实施方式，半导体存储装置具备将第1绝缘膜与第1导电膜在第1方向上交替地积层的第1积层体。在第1积层体内，包含沿第1方向延伸的第1柱状体与第2柱状体。第2导电膜设置在第1积层体的上方，且沿与第1方向及第2方向交叉的第3方向延伸。第3绝缘体设置在第2导电膜的第2方向上，且沿第3方向延伸。第3导电膜设置在第4绝缘体的第2方向上，且沿第3方向延伸。第3柱状体设置在第1柱状体上。第4柱状体设置在第2柱状体上。第3柱状体的第3半导体部的大致第1方向的厚度比第2导电膜的大致第1方向的厚度厚。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]包括传输晶体管的存储器装置在审

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