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[发明专利]存储器装置-CN202211070105.5在审
发明人：川西绚子;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2022-08-30 - 公布日： 2023-10-10 - 主分类号： H10B41/35 文献下载
摘要：一种存储器装置包含：第一、第二芯片，其在被划分为第一区域、第二区域及第三区域的第一表面上彼此接触。所述第一芯片包含：衬底，其包含第一导电类型的第一扩散区域及第二导电类型的第二扩散区域；第一电极单位，其包含连续导体；及第二电极单位。所述第二芯片包含：第一互连层；第三电极单位；第四电极单位；第一壁单位，其包含连续导体；及第二壁单位。由所述第一电极单位及所述第二电极单位覆盖的面积与所述第二区域的第一比率以及由所述第三电极单位及所述第四电极单位覆盖的面积与所述第二区域的第二比率中的每一者为3％到40％。
存储器装置

[发明专利]半导体存储装置及半导体存储装置的制造方法-CN202210693507.4在审
发明人：一木伸仁;中塚圭祐;荒井伸也;坂田晃一;桥本晋 -专利权人：铠侠股份有限公司
申请日： 2022-06-17 - 公布日： 2023-10-10 - 主分类号： H10B43/50 文献下载
摘要：实施方式提供能够增加数据擦除时的空穴的供给量的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备第一布线、第二布线、存储柱、半导体层和接触插塞。第二布线相对于第一布线设置在第一方向上的上方。存储柱在第一方向上贯通第一布线及第二布线的至少一部分。半导体层设置在存储柱的内部，在第一方向上延伸。接触插塞以使其下表面设置在存储柱的内部、且下表面在比第二布线的上表面更靠下侧的位置与半导体层接触的方式设置，且接触插塞包含金属。
半导体存储装置制造方法

[发明专利]半导体装置、晶圆及晶圆的制造方法-CN202210757701.4在审
发明人：岩下康纪;荒井伸也;中塚圭祐;芦立浩明 -专利权人：铠侠股份有限公司
申请日： 2022-06-29 - 公布日： 2023-10-10 - 主分类号： H01L23/498 文献下载
摘要：实施方式提供一种能够抑制贴合面及贴合面附近的不良情况的半导体装置、晶圆及晶圆的制造方法。实施方式的半导体装置具有第1积层体、及与第1积层体贴合的第2积层体。第1积层体具有设置在第1积层体与第2积层体贴合的第1贴合面的第1焊垫。第2积层体具有在第1贴合面处与第1焊垫接合的第2焊垫。将从第1积层体朝向第2积层体的方向设为第1方向，将与第1方向交叉的方向设为第2方向，将与第1方向及第2方向交叉的方向设为第3方向，将第3方向上的第1焊垫、第2焊垫各自的尺寸设为PX1、PX2，将第2方向上的第1焊垫、第2焊垫各自的尺寸设为PY1、PY2时，第1焊垫、第2焊垫各自的尺寸满足下述式(1)、(2)的至少一者。PX1＞PY1…(1)，PY2＞PX2…(2)。
半导体装置制造方法

[发明专利]半导体装置及其制造方法-CN202210775276.1在审
发明人：岩下康纪;荒井伸也;中塚圭祐;芦立浩明 -专利权人：铠侠股份有限公司
申请日： 2022-07-01 - 公布日： 2023-10-03 - 主分类号： H01L21/60 文献下载
摘要：实施方式提供能够使基板彼此良好地贴合的半导体装置及其制造方法。根据一个实施方式，半导体装置的制造方法包括：以在第一基板上产生翘曲的方式，在第一基板上的多个第一区域中的每一个上形成第一金属焊盘。所述方法还包括：在第二基板上的多个第二区域中的每一个上隔着规定的图案形成第二金属焊盘。所述方法还包括：在形成第一金属焊盘以及第二金属焊盘之后，将第一基板与第二基板贴合。除此之外，所述方法还包括：在第二基板上的多个第二区域中的每一个上形成规定的图案时，将多个第二区域中的每一个上的规定的图案的位置进行如下修正，即：在第一方向上向接近第二基板的中心的方向变更，在第二方向上向远离第二基板的中心的方向变更。
半导体装置及其制造方法

[发明专利]半导体存储装置-CN201910147701.0有效
发明人：丸山贵之;福住嘉晃;杉浦裕树;荒井伸也;菊岛史惠;须田圭介;石田贵士 -专利权人：铠侠股份有限公司
申请日： 2019-02-27 - 公布日： 2023-09-01 - 主分类号： H10B43/10 文献下载
摘要：半导体存储装置具备：多个电极层，积层在第1半导体层上方；第2半导体层，贯穿所述多个电极层，在这些电极层的积层方向上延伸，在所述第1半导体层中具有端部；以及第1膜，位于所述第1半导体层中，与所述第1半导体层接触。所述第1半导体层包含第1部分、第2部分及第3部分，所述第1膜位于所述第1部分与所述第2部分之间，所述第3部分位于所述第1膜与所述第2半导体层之间，将所述第1部分与所述第2部分连接。所述第2半导体层包含与所述第1半导体层的所述第3部分接触的接触部。
半导体存储装置

[发明专利]半导体存储装置-CN202080107736.2在审
发明人：中塚圭佑;內山泰宏;美濃明良;田上政由;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2020-12-17 - 公布日： 2023-08-04 - 主分类号： G11C16/04 文献下载
摘要：本发明的实施方式的半导体存储装置包括：衬底、多个第1导电体层、柱、以及第2导电体层。多个第1导电体层设置在衬底的上方，在第1方向上彼此分开。柱贯通多个第1导电体层设置，包括沿所述第1方向延伸的第1半导体层。柱与第1导电体层的交叉部分作为存储器单元发挥功能。第2导电体层设置在多个第1导电体层的上方，与第1半导体层接触。第2导电体层是金属或硅化物。
半导体存储装置

[发明专利]半导体存储装置-CN201910102651.4有效
发明人：永岛贤史;中冢圭祐;荒井史隆;荒井伸也;内山泰宏 -专利权人：铠侠股份有限公司
申请日： 2019-02-01 - 公布日： 2023-03-31 - 主分类号： H10B43/35 文献下载
摘要：本发明涉及半导体存储装置。实施方式的半导体存储装置具备：第1及第2信号线；设置在第1及第2信号线之间的第1绝缘层；第1及第2布线层；对第1信号线与第1布线层之间、以及第2信号线与第2布线层之间分别施加电压来存储信息的第1及第2存储单元；设置在第1及第2信号线上的第1导电层；第3及第4布线层；设置在第1导电层上的第3及第4信号线；设置在第3及第4信号线之间的第2绝缘层；以及对第3信号线与第3布线层之间以及第4信号线与第4布线层之间分别施加电压来存储信息的第3及第4存储单元。
半导体存储装置

[发明专利]半导体存储装置-CN202210179873.8在审
发明人：坂田晃一;荒井伸也;桥本晋;美浓明良;冈田俊祐;中塚圭祐 -专利权人：铠侠股份有限公司
申请日： 2022-02-25 - 公布日： 2023-03-10 - 主分类号： H10B41/35 文献下载
摘要：实施方式抑制半导体存储装置的成品率的降低。实施方式的半导体存储装置具备：沿第一方向以基板、第一导电体层、第二导电体层的顺序排列且彼此分离地设置的基板、第一导电体层及第二导电体层；第一半导体膜，沿所述第一方向延伸而与所述第一导电体层相交，与所述第二导电体层相接；以及第一电荷储存膜，设置于所述第一半导体膜与所述第一导电体层之间，与所述第二导电体层相接，所述第一半导体膜在与所述第一导电体层相同的高度处含有由n型半导体构成的部分。
半导体存储装置

[发明专利]半导体存储装置及其制造方法-CN202210012509.2在审
发明人： 荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2022-01-07 - 公布日： 2023-01-06 - 主分类号： H10B43/27 文献下载
摘要：本发明实施方式提供能够抑制单元电流的劣化的半导体存储装置及其制造方法。实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中，多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。
半导体存储装置及其制造方法

[发明专利]半导体存储装置及其制造方法-CN201810262379.1有效
发明人：福住嘉晃;荒井伸也;辻大毅;青地英明;田中启安 -专利权人：铠侠股份有限公司
申请日： 2015-02-06 - 公布日： 2022-11-04 - 主分类号： H01L27/11565 文献下载
摘要：本申请涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置包括：连接部件，包含半导体材料；第一电极膜，设置在所述连接部件的至少上方；第一绝缘膜，设置在所述第一电极膜上；积层体，设置在所述第一绝缘膜上，并且由第二电极膜及第二绝缘膜交替积层而成；三根以上的半导体柱，沿互不相同的两个以上的方向排列，并且在所述第二电极膜及所述第二绝缘膜的积层方向延伸，贯通所述积层体及所述第一绝缘膜而与所述连接部件连接；第三绝缘膜，设置在所述半导体柱与所述积层体之间、及所述连接部件与所述第一电极膜之间；以及电荷储存层，设置在所述第三绝缘膜中的至少所述第二电极膜与所述半导体柱之间。
半导体存储装置及其制造方法

[实用新型]半导体存储装置-CN202220025795.1有效
发明人： 荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2022-01-07 - 公布日： 2022-10-21 - 主分类号： H01L27/11582 文献下载
摘要：本实用新型实施方式提供能够抑制单元电流的劣化的半导体存储装置。实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中，多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。
半导体存储装置

[发明专利]半导体装置-CN202210685405.8在审
发明人：吉水康人;下城义朗;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2017-08-25 - 公布日： 2022-09-16 - 主分类号： H01L27/11556 文献下载
摘要：本公开涉及半导体装置。本发明的实施方式提供能够缩小下层布线宽度的半导体装置。实施方式的半导体装置中，电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1)，比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。
半导体装置

[发明专利]半导体装置及其制造方法-CN201710741007.2有效
发明人：吉水康人;下城义朗;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2017-08-25 - 公布日： 2022-06-17 - 主分类号： H01L27/11551 文献下载
摘要：本公开涉及半导体装置及其制造方法。本发明的实施方式提供能够缩小下层布线宽度的半导体装置及其制造方法。实施方式的半导体装置中，电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1)，比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。
半导体装置及其制造方法

[发明专利]半导体装置的制造方法-CN202210093883.X在审
发明人：吉水康人;下城义朗;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2017-08-25 - 公布日： 2022-04-29 - 主分类号： H01L27/1157 文献下载
摘要：本公开涉及半导体装置及其制造方法。本发明的实施方式提供能够缩小下层布线宽度的半导体装置及其制造方法。实施方式的半导体装置中，电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1)，比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。
半导体装置制造方法

[发明专利]半导体装置及其制造方法-CN202110117503.7在审
发明人：冨松孝宏;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2021-01-28 - 公布日： 2022-03-18 - 主分类号： H01L23/48 文献下载
摘要：实施方式提供可以较适宜的形态将接合垫电连接到通孔插塞的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1衬底、及设置在所述第1衬底上的第1绝缘膜。所述装置还具备：第1插塞，设置在所述第1绝缘膜内；及第2衬底，设置在所述第1绝缘膜上。所述装置还具备第1布线，所述第1布线包含：第1部分，设置在所述第2衬底内，设置在所述第1插塞上；及第2部分，设置在所述第2衬底上，包含接合垫，以与所述第1部分的材料相同的材料形成。
半导体装置及其制造方法

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