[发明专利]半导体器件及其制作方法

摘要

本申请涉及半导体器件及其制作方法。为了实现设置有低接通电压和高负载短路耐受性的沟槽栅极IGBT的半导体器件。在半导体衬底的背表面上的集电极区域包括相对轻掺杂的P+型第一集电极区域以及相对重掺杂的P++型第二集电极区域。P++型第二集电极区域在平面图上包括在第一沟槽和形成在第一沟槽的侧表面上的N+型发射极区域之间以及在第二沟槽和形成在第二沟槽的侧表面上的N+型发射极区域之间的界面，第一沟槽中具有第一线状沟槽栅极电极，第二沟槽中具有第二线状沟槽栅极电极。这使得从半导体衬底的表面侧注入的电子能够到达P++型第二集电极区域，并且以其抵消从半导体衬底的背表面侧注入的空穴。

主权项

一种半导体器件，包括：半导体衬底，具有第一主表面和在与所述第一主表面相对的侧上的第二主表面；第一导电类型的第一半导体区域，提供在所述半导体衬底中；与所述第一导电类型不同的第二导电类型的第二半导体区域，提供在所述第一主表面和所述第一半导体区域之间的所述半导体衬底中；所述第二导电类型的第三半导体区域，提供在所述第一半导体区域和所述第二主表面之间的所述半导体衬底中；第一沟槽，穿过所述第二半导体区域并且到达所述第一半导体区域；第二沟槽，穿过所述第二半导体区域、到达所述第一半导体区域并且与所述第一沟槽分离；所述第一导电类型的第四半导体区域，提供在所述第二半导体区域中的所述第一主表面的侧上，使得邻接所述第一沟槽的第一侧表面；第一沟槽栅极电极，经由第一栅极绝缘膜提供在所述第一沟槽内部；以及第二沟槽栅极电极，经由第二栅极绝缘膜提供在所述第二沟槽内部；其中所述第三半导体区域具有第一杂质浓度的第五半导体区域以及具有比所述第一杂质浓度高的第二杂质浓度的第六半导体区域；以及其中在平面图中，所述第六半导体区域包括所述第一沟槽和所述第四半导体区域之间的界面。