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[发明专利]一种半导体结构、半导体器件及半导体结构的制备方法-CN202310864004.3在审
发明人：顾婷婷 -专利权人：长鑫科技集团股份有限公司
申请日： 2023-07-13 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本公开实施例提供了一种半导体结构、半导体器件及半导体结构的制备方法，其中，所述半导体结构包括：衬底；位于衬底上的柱状结构，柱状结构沿垂直于衬底平面的方向延伸。第一介质层，第一介质层环绕柱状结构的侧壁，半导体层，半导体层包括从下至上的第一极、沟道区和第二极，半导体层覆盖第一介质层的侧壁。第一导电线，第一导电线环绕沟道区的侧壁且沿第一方向延伸，其中，第一方向平行于衬底的平面。
一种半导体结构半导体器件制备方法

[发明专利]绝缘栅双极型晶体管-CN202280016726.7在审
发明人：山田拓弥;野口晴司;樱井洋辅;浜崎竜太郎;尾崎大辅 -专利权人：富士电机株式会社
申请日： 2022-08-25 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种绝缘栅双极型晶体管，该绝缘栅双极型晶体管具备：基区，其设置于发射区与漂移区之间；蓄积区，其设置于基区与漂移区之间，并且掺杂浓度比漂移区的掺杂浓度高；栅极沟槽部，其从半导体基板的上表面设置到比蓄积区更靠下方的位置为止；以及下端区域，其与栅极沟槽部的下端接触而设置，蓄积区具有掺杂浓度在深度方向上呈现最大值的第一浓度峰，第一浓度峰与下端区域之间在深度方向上的距离比第一浓度峰与基区之间在所述深度方向上的距离小。
绝缘栅双极型晶体管

[发明专利]一种半导体结构及其制备方法-CN202310828744.1在审
发明人：谈亚丽 -专利权人：长鑫存储技术有限公司
申请日： 2023-07-06 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本公开实施例提供了一种半导体结构及其制备方法，其中，所述半导体结构包括：衬底；位于衬底上的至少一个柱状结构，柱状结构包含至少一个突出部。沟道层，沟道层至少覆盖柱状结构设置有突出部的部分的表面及柱状结构的顶表面，突出部至少包含第一边界，第一边界的尺寸大于第一边界在第一方向或第二方向上的正投影的尺寸中的任一者，其中，第一方向为平行于衬底平面的方向，第二方向为垂直于衬底平面的方向。介质层，介质层覆盖沟道层的部分表面，栅极层，栅极层覆盖介质层的表面。
一种半导体结构及其制备方法

[发明专利]一种环栅晶体管及其制造方法-CN202310944498.6在审
发明人：李永亮;孙龙雨 -专利权人：中国科学院微电子研究所
申请日： 2023-07-28 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，以提高环栅晶体管包括的源区和漏区的形成质量。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和半导体调节结构。有源结构包括源区、漏区、以及仅位于源区和漏区之间的至少一层纳米结构。沿至少一层纳米结构的长度方向，每层纳米结构具有沟道部和连接部。栅堆叠结构环绕在每层纳米结构具有的沟道部的外周。半导体调节结构位于栅堆叠结构和源区之间、以及位于栅堆叠结构和漏区之间。半导体调节结构的外侧壁与至少一层纳米结构沿自身长度方向的侧壁自对准，半导体调节结构的长度小于等于至少一层纳米结构具有的连接部的长度、且半导体调节结构分别与源区和漏区非一体成型。
一种晶体管及其制造方法

[发明专利]场效应晶体管及其制备方法-CN202310789670.5在审
发明人：邱乐山;白云;刘新宇;汤益丹;郝继龙;杨成樾;田晓丽 -专利权人：中国科学院微电子研究所
申请日： 2023-06-29 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本申请属于半导体器件技术领域，具体涉及一种场效应晶体管及其制备方法。该场效应晶体管包含衬底，设于衬底正面的外延层，在外延层中远离衬底正面的区域形成有JFET区与P基区，P基区位于JFET区外侧，且JFET区与P基区之间具有重叠区，该JFET区包含N+注入区与P+注入区，且P+注入区设于N+注入区内部；该晶体管还包含层叠于P基区表面的栅极绝缘介质层、栅极、层间介质与源极金属，及位于衬底背面的漏极。本申请设计的场效应晶体管最终能实现提高器件的抗单粒子性能。故该场效应晶体管在抗单粒子辐照效应的半导体器件中具备较好应用前景。
场效应晶体管及其制备方法

[发明专利]埋层碳化硅器件及其制造方法-CN202311059640.5在审
发明人：梁帅;樊永辉;许明伟;樊晓兵 -专利权人：深圳市汇芯通信技术有限公司
申请日： 2023-08-21 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种埋层碳化硅器件及其制造方法，其中，埋层碳化硅器件的制造方法通过在多个PW区之间的jfet区域下方设置埋层结构和高浓度N+区结构，来将电流集中于jfet区域下方，并降低其损耗，从而提高了埋层碳化硅器件的电子迁移率，降低了其比导通电阻；在埋层碳化硅器件导通时，电子电流经沟道反型层、积累层及jfet区域下方的N+区流向漏极，由于N+区不会被耗尽，低压导通时，该区域的电位与漏极电压保持线性相关。由于栅极下方电子积累层低的电阻，加载在反型层沟道上的电压完全由N+区的电位支配而不受N+区与PW区之间的JFET效应影响，因此导通时，反型层沟道上的电压相比于普通平面栅MOSFET更高，提高了埋层碳化硅器件的阈值电压和电流能力。
碳化硅器件及其制造方法

[发明专利]沟槽MOSFET接触件-CN202311076175.6在审
发明人： P·文卡特拉曼;D·E·普罗布斯特 -专利权人：半导体元件工业有限责任公司
申请日： 2019-08-28 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明题为“沟槽MOSFET接触件”。本发明公开了一种器件，该器件具有由第一类型的器件单元的阵列构成的有源区域以及由第二类型的器件单元的阵列构成的栅极接触区域或屏蔽接触区域，该第二类型的器件单元的阵列以比第一类型的器件单元的阵列更宽的节距布局。有源区域中的每个第一类型的器件单元包括沟槽，该沟槽包含栅极电极和邻接的台面，该台面包括器件的漏极区、源极区、体区和沟道区。栅极或屏蔽接触区域中的每个第二类型的器件单元包括沟槽，该沟槽宽于且深于第一类型的器件单元中的沟槽。
沟槽 mosfet 接触

[发明专利]一种P型DSOI FinFET器件和抗单粒子效应反相器-CN202311155038.1在审
发明人：张春福;郭云峰;陈大正;朱卫东;张进成;郝跃 -专利权人：西安电子科技大学
申请日： 2023-09-08 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种P型DSOI FinFET器件和抗单粒子效应反相器，该P型DSOI FinFET器件包括衬底层，设置于衬底层上的第二埋氧层，设置于第二埋氧层上的绝缘体上硅，设置于绝缘体上硅上的第一埋氧层，设置于第一埋氧层上表面的两端的源极和漏极，设置于第一埋氧层的上表面且位于源极和漏极之间的栅极，分别垂直且间隔设置于第一埋氧层上的数条鳍，且数条鳍贯穿源极、栅极和漏极，设置于鳍和栅极之间的栅氧化层，本发明的P型DSOI FinFET器件可以有效控制第一埋氧层的内部电场，具有较好抗单粒子效应的能力。
一种 dsoi finfet 器件粒子效应反相器

[发明专利]半导体结构及其形成方法-CN202310442401.1在审
发明人：林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-23 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：半导体结构包括隔离层；位于隔离层上方的第一源极/漏极金属电极和第二源极/漏极(S/D)金属电极；横向地设置在第一源极/漏极金属电极和第二源极/漏极金属电极之间的金属栅极；位于金属栅极的底表面和侧壁表面上的铁电层；以及氧化物半导体层。氧化物半导体层包括位于第一源极/漏极金属电极和第二源极/漏极金属电极下方的第一部分；位于铁电层下方并且比第一部分厚的第二部分；分别位于第一源极/漏极金属电极和第二源极/漏极金属电极之上的第三部分；以及分别位于第一源极/漏极金属电极和第二源极/漏极金属电极的侧壁上并且将第三部分连接到第二部分的第四部分。本发明的实施例还提供了形成半导体结构的方法。
半导体结构及其形成方法

[发明专利]半导体装置以及半导体装置的制造方法-CN202180093686.1在审
发明人：上野诚;西村一广 -专利权人：三菱电机株式会社
申请日： 2021-02-19 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：提供一种能够以短时间进行具有可靠性的筛选的半导体装置。半导体装置具有开关元件、控制电路、齐纳二极管、第1端子以及第2端子。开关元件形成于半导体基板。控制电路形成于包含开关元件的半导体基板，对开关元件的状态进行控制。齐纳二极管包含连接至输入端子与控制电路之间的电源电压线的阴极，该输入端子被输入用于对控制电路进行驱动的电源电压。齐纳二极管形成于半导体基板。第1端子作为齐纳二极管的阳极而设置于半导体基板的主面。第2端子作为开关元件的发射极以及源极之中的任意一者而设置于半导体基板的主面，在半导体基板内与第1端子绝缘。
半导体装置以及制造方法

[发明专利]一种高压抗单粒子辐照的PSOI LDMOS器件结构-CN202110951397.2有效
发明人：方健;刘颖;雷一博;王腾磊;魏亚瑞;江秋亮;张波 -专利权人：电子科技大学
申请日： 2021-08-18 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种高压抗单粒子辐照PSOI LDMOS器件结构，该器件包括P型衬底、深N型阱区、P型埋层、N型漂移区、P型阱区、局部埋氧层、源区P+注入、源区N+注入、栅氧化层、源区Ptop注入、局部场氧化层、漏极N+注入、多晶硅，本发明提出的结构，在不降低传统LDMOS击穿电压的情况下，通过局部SOI结构，制作出了Si‑SiO2的复合中心，可以减小电子空穴对的碰撞电离，能够让粒子束轨迹上的非平衡载流子快速复合，从而减小了瞬态电流的脉宽，提高了抗单粒子瞬态效应的能力。
一种高压粒子辐照 psoi ldmos 器件结构

[发明专利]一种载流子增强型MOS结构-CN201611254930.5有效
发明人：宋超 -专利权人：苏州通富超威半导体有限公司
申请日： 2016-12-30 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种载流子增强型MOS结构，包括一具有第一掺杂型的衬底，及在衬底内形成的具有第二掺杂型的源区和漏区，所述源区及所述漏区之间开设有沟槽，所述沟槽内设置有负膨胀应力增强层，所述负膨胀应力增强层与所述沟槽内壁贴合。该结构不仅可以做到隔离沟槽的作用，而且还可以为MOS提供应力，负膨胀应力增强层在低温下，可以膨胀激发电子迁移活力，从而增强MOS的迁移率。
一种载流子增强 mos 结构

[发明专利]半导体装置-CN201910180105.2有效
发明人：西胁达也 -专利权人：株式会社东芝;东芝电子元件及存储装置株式会社
申请日： 2019-03-11 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：实施方式提供一种能够提高耐压的半导体装置，其具备：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第一半导体区域；第一导电型的第二半导体区域；第一电极，与第二半导体区域电连接；第二电极，隔着第一绝缘膜配置在第一沟槽内；多个柱状的第一场板电极，与第一电极电连接，夹着第二电极，隔着第二绝缘膜而配置在孔内；多个第三电极，从第一绝缘膜的端部延伸，隔着第三绝缘膜配置在第二沟槽内，从第二电极的端部以条状延伸；多个第二场板电极，与第一场板电极分离，隔着第四绝缘膜配置在第三沟槽内，经由第一电极与第一场板电极电连接，夹着或包围第三电极，并以条状延伸；以及第四电极，与第二电极和第三电极电连接。
半导体装置

[发明专利]基于氧化锆和氧化镧的透明薄膜晶体管器件及其制备方法-CN201911299226.5有效
发明人：方欲晓;赵春;赵策洲;杨莉 -专利权人：西交利物浦大学
申请日： 2019-12-17 - 公布日： 2023-10-13 - 主分类号： H01L29/786 文献下载
摘要：本发明公开了一种基于氧化锆和氧化镧的透明薄膜晶体管器件，包括从下到上依次设置的导电玻璃衬底、介电层、半导体层、上金属电极，所述上金属电极包括源电极和漏电极，所述介电层材料为氧化锆和氧化镧的混合氧化物。采用溶液法制备TFT的绝缘层和半导体层，实现低成本大面积的TFT制备，设备和原料投资较少；在工艺上与传统工艺兼容，能有效控制了制备成本。
基于氧化锆氧化透明薄膜晶体管器件及其制备方法

[发明专利]低功耗双层阻挡接触式双向异或非门集成电路及制造方法-CN202110769076.0有效
发明人：靳晓诗;王妍;刘溪 -专利权人：沈阳工业大学
申请日： 2021-07-07 - 公布日： 2023-10-13 - 主分类号： H01L29/786 文献下载
摘要：本发明公开了低功耗双层阻挡接触式双向异或非门集成电路及制造方法，通过具有双层阻挡接触式结构特征的单个晶体管即可实现集成电路的异或非门逻辑功能，简化了异或非门电路结构的复杂度，易于集成电路集成度的提升，解决了源区和漏区过短，会导致由传统MOS场效应晶体管所组成异或非门集成电路功能退化和逻辑失效等问题，并使逻辑门实现了双向传输功能，因此极大地简化了异或非门电路结构的复杂度；利用源区或漏区具有双层阻挡接触式结构特征，在源区或漏区缩减至纳米级尺寸时，结合两个栅电极的共同作用，使异或非门工作在非“1”状态时功耗显著降低，在简化异或非门电路结构的同时，确保集成电路在极端尺寸下可以高性能稳定工作。
功耗双层阻挡接触双向非门集成电路制造方法