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[发明专利]一种半导体器件及其制造方法、电子设备-CN202010833768.2有效
发明人：李永亮;程晓红;李俊杰;王文武 -专利权人：中国科学院微电子研究所
申请日： 2020-08-18 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，在抑制源区和漏区向半导体衬底漏电的情况下，提高半导体器件的性能。该半导体器件包括半导体衬底、堆叠结构、源区、漏区、栅堆叠和隔离结构。堆叠结构形成在半导体衬底上。堆叠结构包括多层间隔分布的半导体材料层。每层半导体材料层均包括源形成区、漏形成区、以及位于源形成区和漏形成区之间的沟道区。源区至少包括每一层半导体材料层位于源形成区的部分，漏区至少包括每一层半导体材料层位于漏形成区的部分。栅堆叠环绕在每一沟道区的外围。隔离结构位于相邻源形成区之间、源形成区和半导体衬底之间，以及相邻漏形成区之间、漏形成区和半导体衬底之间。
一种半导体器件及其制造方法电子设备

[发明专利]金属氧化物半导体晶体管及其制造方法-CN201910125919.6有效
发明人：许祥华;黄良安;钟昇镇;郭镇铵;李秋德;王智充;陈广修;林克峰;李彦辉;胡凯婷 -专利权人：联华电子股份有限公司
申请日： 2019-02-20 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种金属氧化物半导体晶体管，其包括基板。基板具有延伸于第一方向的多个沟槽在该基板的顶部。栅极结构线是在该基板上延伸于与该第一方向交叉的第二方向，且跨过该多个沟槽。第一掺杂线是在该基板中位于该栅极结构线的第一侧，跨过该多个沟槽。第二掺杂线是在该基板中位于该栅极结构线的第二侧，跨过该多个沟槽。
金属氧化物半导体晶体管及其制造方法

[发明专利]一种类神经突触晶体管及类神经突触晶体管电路-CN202310785302.3有效
发明人：刘欢;于飞;玉虓;刘艳;韩根全 -专利权人：之江实验室
申请日： 2023-06-29 - 公布日： 2023-10-13 - 主分类号： H01L29/788 文献下载
摘要：本说明书公开了一种类神经突触晶体管及类神经突触晶体管电路，可以通过在类神经突触晶体管的栅区中的第一栅极或第二栅极上施加脉冲电压来控制可移动离子薄膜层中的可移动离子的极化状态，从而调制它的沟道电导和阈值电压使得类神经突触晶体管能够模拟出神经突触的兴奋和抑制状态，第二栅极的引入可避免额外添加负脉冲电压所需的极性转换电路的成本，以降低神经形态电路的成本。此外，还可以通过添加一个NMOS晶体管和类神经突触晶体管串联组成类神经突触晶体管电路，避免了第一栅极或第二栅极无脉冲信号作用时电路中的待机功耗。
种类神经突触晶体管电路

[发明专利]一种氧化镓结型场效应晶体管及其制备方法-CN202311035953.7有效
发明人：许照原 -专利权人：苏州燎塬半导体有限公司
申请日： 2023-08-17 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及半导体技术领域，具体提供一种氧化镓结型场效应晶体管及其制备方法，旨在解决现有对氧化镓进行有效的P型掺杂比较困难，极大的影响了结型场效应晶体管的性能的问题。为此目的，本发明的氧化镓结型场效应晶体管通过形成第一掺杂半导体外延层作为栅极区域，该第一掺杂半导体外延层至少覆盖鳍式氧化镓漂移层的平坦部显露出的上表面且与鳍式氧化镓漂移层的材料不同，避免了现有技术中进行有效P型掺杂比较困难的问题，可以保证良好的栅控特性，有利于提高结型场效应晶体管的性能。
一种氧化镓结型场效应晶体管及其制备方法

[发明专利]形成水平纳米线的方法以及由水平纳米线制备的器件-CN201711346582.9有效
发明人：曾文德;S·阿米尼;E·卡梅罗托;陶铮 -专利权人： IMEC 非营利协会
申请日： 2017-12-15 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：一种形成水平纳米线的方法，该方法包括提供基板，所述基板包括电介质层和鳍结构，所述鳍结构包括从电介质层突出的部分，所述突出的部分是部分未掩蔽的，且包含由第一材料层交替且重复地与第二材料层叠置构成的多层堆叠；通过进行一个循环来形成水平纳米线，所述循环包括选择性除去第一材料，直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分的剩余部分上方，在该剩余部分上形成牺牲层，同时保持悬浮的水平纳米线未被覆盖，在悬浮的水平纳米线上选择性设置覆盖层，然后除去牺牲层。水平纳米线从顶部开始悬浮，在底部水平纳米线悬浮后除去覆盖层。
形成水平纳米方法以及制备器件

[发明专利]开关元件-CN201910777379.X有效
发明人：渡部敦 -专利权人：株式会社电装
申请日： 2019-08-22 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种开关元件，使电子蓄积层的电阻降低并实现较高的栅极阈值。开关元件具有n型的源极层、与所述源极层接触的p型的主体层、n型的漂移层、栅极绝缘膜和栅电极。所述栅电极具有第一导电体和功函数比所述第一导电体低的第二导电体。所述第一导电体与所述栅极绝缘膜的覆盖所述主体层的部分接触。所述第二导电体与所述栅极绝缘膜的覆盖所述漂移层的部分接触。
开关元件

[实用新型]半导体装置-CN202321181003.0有效
发明人：陈佑珉;陈思颖;黄彦钧;薛森鸿;张惠政;杨育佳 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-16 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：一种半导体装置包含一通道区、一栅极介电层、一栅电极层、多个栅极侧壁间隔物以及一源极及一漏极。栅极介电层位于通道区上方。栅电极层位于栅极介电层上方。栅电极层及栅极介电层位于该些栅极侧壁间隔物之间。在沿源极至漏极方向的一横截面中，该些栅极侧壁间隔物之间的距离沿一垂直方向变化，使得相邻栅极侧壁间隔物之间的栅极空间为V形。
半导体装置

[发明专利]一种半导体器件及其制作方法-CN202310886454.2在审
发明人：王蓝翔;曹立;刘坤 -专利权人：思瑞浦微电子科技（上海）有限责任公司
申请日： 2023-07-18 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本申请提供了一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括第一类型衬底，位于第一类型衬底顶部的第一类型体区与第二类型飘移区，其中，第一类型体区与第二类型飘移区接触，位于第一类型体区表面的第一电极区，位于第一类型体区与第二类型飘移区表面的控制电极区，位于第二类型飘移区表面的第二电极区，位于控制电极区与第二电极区之间的阶梯场板结构，其中，阶梯场板结构与控制电极区相连并与的第二电极区隔离；且阶梯场板结构的中间区域最厚，并沿控制电极区与第二电极区的方向逐渐变薄。本申请提供的半导体器件及其制作方法具有降低了器件导通电阻，提升了器件可靠性的优点。
一种半导体器件及其制作方法

[发明专利]一种嵌入型集成肖特基二极管的SiC沟槽型MOSFET器件-CN202310852765.7在审
发明人：黄海猛;张峻诚 -专利权人：电子科技大学
申请日： 2023-07-12 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本发明属于功率半导体器件领域，具体提供一种嵌入型集成肖特基二极管的SiC沟槽型MOSFET器件，用以解决传统的集成肖特基二极管的沟槽型MOSFET器件存在的体区的利用率下降、元胞面积增大等问题。本发明采用沟道多侧导通的方式，当该器件在正向导通工作时，能够充分利用肖特基金属下方的N型导电层中的N‑SBD区域，使沟槽型器件的有效导电区域有效增加，在相同的元胞体积下，本发明具有更优的比导通电阻；同时，由于新型结构在沿Y轴方向更长，其P型保护层在器件体积中占比也会增大，在反向电压施加时，能够更加有效的保护栅极，使得其器件击穿电压也能相应的增大；最终，本发明所提出的结构具有更小的比导通电阻以及更大的击穿电压。
一种嵌入集成肖特基二极管 sic 沟槽 mosfet 器件

[发明专利]一种半导体器件及其制作方法-CN202310885779.9在审
发明人：刘坤;曹立;王蓝翔 -专利权人：思瑞浦微电子科技（上海）有限责任公司
申请日： 2023-07-18 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本申请提供了一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括第一类型衬底，位于第一类型衬底顶部的第一类型体区与第二类型飘移区，位于第一类型体区表面的第一电极区，位于第一类型体区与第二类型飘移区表面的控制电极区，位于第二类型飘移区表面的第二电极区，位于控制电极区与第二电极区之间的场板结构，其中，场板结构包括平板与至少一个凸起，凸起和/或平板连接有导电柱，每个导电柱与第一电极区或控制电极区互连。本申请提供的半导体器件及其制作方法具有降低了器件导通电阻，提升了器件可靠性的优点。
一种半导体器件及其制作方法

[发明专利]三通道平面栅SiC MOSFET器件及其制作方法-CN202310933504.8在审
发明人：张昊晖;张琨;吴庆霖;江子标;李新 -专利权人：江苏铨力微电子有限公司
申请日： 2023-07-27 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本发明属于功率半导体器件技术领域，涉及一种三通道平面栅SiC MOSFET器件及其制作方法。元胞结构采用源极沟槽，肖特基势垒二极管集成在源极沟槽侧壁处。源极沟槽底部排列有同一侧的第一P+源层和第二P+源层5，与P型体区形成额外的JFET区，从而降低器件的饱和电流，在栅极下方第二P+源层处额外增加一处载子流通道，以保证器件的正向导通性能不受太大影响。该结构的表面具有第一电流扩展层，以减轻JFET效应。第一P+源层上方可采用浓度更高的第二电流扩展层，以减小额外JFET区对器件其他性能参数的影响。源极沟槽侧壁集成SBD，优化二极管导通特性、反向恢复特性，且源极沟槽下方同一侧第一P+源层、第二P+源层与P型体区一起，对SBD起到保护作用。
通道平面 sic mosfet 器件及其制作方法

[发明专利]一种屏蔽栅沟槽MOSFET器件及其制造方法-CN202310775567.5在审
发明人：刘清;黄晓橹;原江伟;王特 -专利权人：湖南楚微半导体科技有限公司
申请日： 2023-06-28 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种屏蔽栅沟槽MOSFET器件及其制造方法，包括重掺杂N型半导体衬底、漏极、N型漂移区、P型阱区、N型半导体源区、P型半导体接触区、源极、槽栅结构；与传统屏蔽栅沟槽MOSFET相比，N型漂移区中的掺杂离子为浓度渐变的N型掺杂离子，使得源极附近N型漂移区的掺杂浓度相对较低，在耗尽扩散过程中，槽栅结构外的耗尽层向漏极扩大，有效地降低了器件的耗尽层电容，从而大大降低了栅漏电容；P型半导体接触区与N型半导体源区共同引出源极；槽栅结构的上半部分为控制栅，槽栅结构的下半部分为屏蔽栅，在控制栅内形成PN结电容；进一步减小了器件的栅漏电容和栅源电容，从而降低器件的总栅电容，进一步改善器件的性能。
一种屏蔽沟槽 mosfet 器件及其制造方法

[发明专利]高压半导体装置以及其制作方法-CN202210311169.3在审
发明人：吴欣翰;张凯焜;江品宏 -专利权人：联华电子股份有限公司
申请日： 2022-03-28 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种高压半导体装置以及其制作方法，其中该高压半导体装置包括半导体基底、第一漂移区、栅极结构、第一子栅极结构、第一间隙壁结构、第二间隙壁结构以及第一绝缘结构。第一漂移区设置在半导体基底中。栅极结构设置在半导体基底上并与第一子栅极结构分离。第一子栅极结构与第一绝缘结构设置在第一漂移区上。第一间隙壁结构设置在栅极结构的侧壁上。第二间隙壁结构设置在第一子栅极结构的侧壁上。第一绝缘结构的至少一部分位于第一间隙壁结构与第二间隙壁结构之间。第一绝缘结构与位于第一间隙壁结构与第二间隙壁结构之间的第一漂移区直接相连。
高压半导体装置及其制作方法

[发明专利]半导体器件和半导体器件的制作方法-CN202180094159.2在审
发明人：花田明纮;渡壁创;小野寺凉 -专利权人：株式会社日本显示器
申请日： 2021-12-22 - 公布日： 2023-10-10 - 主分类号： H01L29/786 文献下载
摘要：显示装置的半导体器件包括：绝缘表面上的第一导电层；第一导电层上的第一绝缘层；第一绝缘层上的氧化物半导体层；氧化物半导体层上的第二导电层；和氧化物半导体层上的第三导电层，氧化物半导体层包括：第一区域；与第二导电层相接的第二区域；与第三导电层相接的第三区域；与第二导电层相接的、第一区域与第二区域之间的第一杂质区域；和与第三导电层相接的、第一区域与第三区域之间的第二杂质区域，第一杂质区域和第二杂质区域各自的电导率大于第二区域和第三区域各自的电导率。
半导体器件制作方法

[发明专利]一种鳍式场效应晶体管结构及其制造方法-CN202210313909.7在审
发明人：贾婷婷;于子苇;张冲;刘丽霞;于淑会 -专利权人：中国科学院深圳先进技术研究院
申请日： 2022-03-28 - 公布日： 2023-10-10 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及鳍式场效应晶体管结构及制造方法，制造方法包括：利用鳍式结构增强栅压对沟道的控制能力，同时采用氧化铪（无掺杂或掺杂镧元素等）或BTFMCTO等材料做栅极，利用铁电材料层极化产生的负电容效应，进一步增强栅极电压对沟道的控制能力。利用鳍式结构和负电容效应，可以有效抑制短沟道效应，并且使器件可以低供电电压下工作。同时在鳍式场效应晶体管采用三五族化合物半导体做衬底，三五族化合物半导体有更大的禁带宽度，可以使器件具备高温工作的稳定性。
一种场效应晶体管结构及其制造方法