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[发明专利]一种SIC功率半导体器件及其模块-CN202011545198.3有效
发明人：陈宇;严丽红;辛藤 -专利权人：芯合半导体（合肥）有限公司
申请日： 2020-12-24 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本发明适用于功率半导体技术领域，提供了一种SIC功率半导体器件及其模块，通过设置SIC衬底、SIC外延层、绝缘层、源极、栅极和漏极；并且SIC外延层形成于SIC衬底的顶部；SIC外延层的顶部具有相对设置的第一区域和第二区域，SIC外延层的顶部覆盖有绝缘层，绝缘层具有两个对称设置的通孔，两个通孔内分别设置有源极和漏极，源极接触第一金属层，漏极接触第二金属层；栅极设置在绝缘层的上表面且位于源极和漏极之间。从而实现具有高耐压性能和低开启电压的功率半导体，使用更安全，适用范围更广。
一种 sic 功率半导体器件及其模块

[发明专利]中高压CMOS器件及其制作方法-CN202010277804.1有效
发明人：许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-04-10 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及半导体制造技术领域，具体涉及一种中高压CMOS器件及其制作方法。其中器件包括：第一导电类型阱区形成于基底层中；栅极结构设于第一导电类型阱区位置处的基底层上；源区结构设于栅极结构一侧的第一导电类型阱区中；源区结构包括预先掺杂结构，和形成于预先掺杂结构中的第二导电类型重掺杂源极；预先掺杂结构包括低压LDD结构和晕环结构；漏区结构设于栅极结构另一侧的第一导电类型阱区中；漏区结构包括中高压LDD结构，和形成于中高压LDD结构中的第二导电类型重掺杂漏极。方法中的晕环注入可以增加中高压器件的有效沟道注入，延缓器件的短沟效应。漏端的中高压LDD注入可以改善N型重掺杂区与P型阱区之间的掺杂梯度，保证器件的击穿电压。
高压 cmos 器件及其制作方法

[发明专利]半导体结构及其形成方法-CN202010208843.6有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-23 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构及其形成方法，提供衬底，所述衬底包括第一区、第二区和第三区，所述第二区位于所述第一区和所述第三区之间；在所述第二区的衬底内形成漂移区，所述漂移区向所述衬底的第一区与所述第三区内延伸；在第一区和第三区上形成漏掺杂层；在所述第一区的漏掺杂层上形成沟道柱；在所述沟道柱的侧壁表面形成栅极结构。在本发明的技术方案中，由于栅极结构为全包围所述沟道柱的侧壁表面，使得沟道区的面积有效增加，进而增大横向双扩散场效应管的工作电流；另外沟道柱垂直于衬底表面方向设置，占用的面积较小，能够有效的减小最终形成的半导体结构的设计尺寸，提高半导体结构中的器件密度。
半导体结构及其形成方法

[发明专利]半导体结构及半导体结构的形成方法-CN202010019475.0有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-01-08 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构及形成方法，包括：提供包括第一区、第二区和第三区的衬底；在第一区形成若干具有第一离子的第一纳米线的第一初始鳍部结构；在第二区形成若干具有第一离子的第二纳米线的第二鳍部结构；在第三区形成具有第三离子的初始第一掺杂层，第三离子的导电类型与第一离子的导电类型相反；在第一区形成源掺杂层，源掺杂层与初始第一掺杂层分别位于第一纳米线两端；在第二区形成漏掺杂层，漏掺杂层与初始第一掺杂层分别位于第二纳米线两端；向初始第一掺杂层掺入与第三离子导电类型相反的第四离子，形成具有与第一离子导电类型相反的第二离子的第一掺杂层；在第一区形成环绕第一纳米线的第一栅极结构。所述方法形成的半导体结构性能得到提升。
半导体结构形成方法

[发明专利]一种带载流子寿命调节区的功率MOSFET器件及其制造方法-CN201710301648.6有效
发明人：唐昭焕;杨永晖;肖添;谭开洲 -专利权人：中国电子科技集团公司第二十四研究所
申请日： 2017-05-02 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种带载流子寿命调节区的功率MOSFET器件及其制造方法，其技术特征在于：包括漏极金属层、重掺杂第一导电类型衬底材料、轻掺杂第一导电类型第一外延层、重掺杂第一导电类型载流子寿命调节区、轻掺杂第一导电类型第二外延层、第二导电类型阱区、重掺杂第一导电类型源区、栅介质层、多晶硅栅介质层、ILD介质层、接触金属层、金属层和钝化介质层。重掺杂第一导电类型载流子寿命调节区位于颈区之下，可以复合很大一部分重粒子辐射产生的电子‑空穴对，降低栅氧化层中的峰值电场；具有实现简单、导通电阻低、抗SEGR能力强的优点，可以用于抗辐射加固功率VDMOS器件的设计及制造领域。
一种载流子寿命调节功率 mosfet 器件及其制造方法

[实用新型]一种SGT MOSFET器件结构-CN202321182501.7有效
发明人：田甜;廖光朝 -专利权人：重庆云潼科技有限公司
申请日： 2023-05-17 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种SGTMOSFET器件结构，该器件结构为双层浓度的外延结构，包括用于降低器件比导通电阻的顶部外延层(3)和用于降低器件反偏漏电的底部外延层(4)。本器件结构采用双层浓度的外延结构，顶部浓度的外延层用于降低器件比导通电阻(Rsp)，底部浓度的外延层起降低反偏漏电作用，既有效地降低了器件的比导通电阻，又保证了器件反偏时的低漏电。
一种 sgt mosfet 器件结构

[实用新型]一种沟槽型MOSFET器件-CN202321303390.0有效
发明人：鄢细根;黄种德 -专利权人：厦门中能微电子有限公司
申请日： 2023-05-26 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种沟槽型MOSFET器件，涉及功率半导体领域。沟槽型MOSFET器件包括多个MOS器件单胞，相邻的两个MOS器件单胞之间具有沟槽，所述沟槽内部填充有多晶硅层，所述多晶硅层通过氧化层与MOS器件单胞有源区域隔离，所述沟槽的底部延伸至MOS器件单胞的N型轻掺杂外延层的中下部。本实用新型在提高器件最大电流的同时，有效避免了崩溃效应的产生，从而降低了漏电流，而且对比于传统结构，本实用新型提供的器件的导通电流在漂移区分布更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。
一种沟槽 mosfet 器件

[实用新型]半导体装置-CN202320965051.2有效
发明人：陈昶达;温明璋;游国丰;戴振宇;李筠;庄博雅;杨峻铭;刘又荣;杨雅婷 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-25 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本实用新型涉及半导体装置，提供具有取代间隔物结构的装置与形成这样的装置的方法。此方法包含形成初始间隔物结构，其中此初始间隔物结构具有用于选定的蚀刻剂的初始蚀刻速率。此方法更包含去除初始间隔物结构的一部分，其中不去除初始间隔物结构的剩余部分。此外，此方法包含形成取代间隔物结构相邻于初始间隔物结构的剩余部分，以形成组合间隔物结构，其中组合间隔物结构具有用于选定的蚀刻剂的中间速率，其小于用于选定的蚀刻剂的初始速率。此外，此方法包含用选定的蚀刻剂蚀刻组合间隔物结构以形成最终间隔物结构。
半导体装置

[实用新型]半导体结构-CN202320950709.2有效
发明人：刘格成;刘昌淼 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-25 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本公开提供一种半导体结构。在一个实施例中，例示性半导体结构包括：第一多个通道构件位于基板上方；第二多个通道构件位于基板上方；第三多个通道构件位于基板上方；栅极结构包绕(wrapping around)第一多个通道构件、第二多个通道构件及第三多个通道构件；第一虚置鳍片设置于第一多个通道构件与第二多个通道构件之间；以及第二虚置鳍片设置于第二多个通道构件与第三多个通道构件之间，其中第一虚置鳍片的顶表面位于栅极结构的顶表面之上，且第二虚置鳍片的顶表面位于栅极结构的顶表面之下。
半导体结构

[实用新型]半导体结构-CN202320855318.2有效
发明人：蔡昕翰;廖湘如;李易伦;洪正隆;张文;徐志安;洪若珺;李致葳;陈嘉伟 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-17 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：一种半导体结构，在沉积钌之后，退火金属栅极及/或中段结构的钌以减少甚至消除缝隙。由于退火减少或移除沉积的钌中的缝隙，金属栅极及/或中断结构的电阻降低而增加电性效能。此外对金属栅极而言，退火可产生更一致的沉积轮廓，其可使时间控制的蚀刻工艺产生更一致的栅极高度。如此一来，蚀刻后的更多金属栅极可作用，其可在制造电子装置时增加良率。
半导体结构

[发明专利]耐辐射线三维金属氧化物半导体场效应晶体管-CN202310938961.6在审
发明人：李熙哲;盧永卓 -专利权人：韩国科学技术院
申请日： 2018-12-18 - 公布日： 2023-10-17 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及耐辐射线三维金属氧化物半导体场效应晶体管(3‑dimensionalMOSFET)，为了使总剂量效应的影响和单粒子效应的影响最小化，提出选择性地追加虚拟漏极(DummyDrain；DD)、N阱层(N‑welllayer；NW)、深N阱层(DeepN‑welllayer；DNW)及P+层(P+layer)中的至少一种的耐辐射线三维金属氧化物半导体场效应晶体管。
辐射三维金属氧化物半导体场效应晶体管

[发明专利]碳化硅半导体装置及碳化硅半导体基板-CN202280016320.9在审
发明人：内海诚;宫里真树 -专利权人：富士电机株式会社
申请日： 2022-06-30 - 公布日： 2023-10-17 - 主分类号： H01L29/78 文献下载
摘要：在n+型起始基板(21)上依次使第一缓冲区(11)、第二缓冲区(12)以及n‑型漂移区(2)外延生长。第一缓冲区(11)的杂质浓度比n‑型漂移区(2)的杂质浓度高且比n+型起始基板(21)的杂质浓度低。第二缓冲区(12)的杂质浓度比第一缓冲区(11)的杂质浓度高，并从n‑型漂移区(2)侧的梯度变化点(41a)朝向第一缓冲区(11)侧的梯度变化点(41b)以第一杂质浓度梯度(41)连续地增加，从梯度变化点(41a)朝向第一界面(27)以第二杂质浓度梯度(42)连续地减少，从梯度变化点(41b)朝向第二界面(26)以第三杂质浓度梯度(43)连续地减少。第二杂质浓度梯度(42)比第三杂质浓度梯度(43)小。由此，可靠性提高。
碳化硅半导体装置

[发明专利]氧化锑镓锌材料-CN202310227588.3在审
发明人： A·拉贾戈帕拉;S·E·西里斯;S·C·潘迪;D·M·古斯曼 -专利权人：美光科技公司
申请日： 2023-03-10 - 公布日： 2023-10-17 - 主分类号： H01L29/786 文献下载
摘要：提供用于具有第一源极/漏极区、第二源极/漏极区和沟道区的晶体管的系统、方法及设备，其中所述沟道区包括氧化锑镓锌(SbGZO)材料。
氧化锑镓锌材料

[发明专利]具有减小的开关振荡的电子器件-CN202310338149.X在审
发明人： S·卡西诺;A·瓜尔内拉;M·G·萨吉奥 -专利权人：意法半导体股份有限公司
申请日： 2023-03-31 - 公布日： 2023-10-17 - 主分类号： H01L29/78 文献下载
摘要：本公开涉及具有减小的开关振荡的电子器件。本公开涉及一种电子器件，包括半导体本体，具有第一导电性并且设置有前侧；半导体本体的有源区，容纳电子器件的源极区域和栅极区域，并且被配置为在使用时容纳电子器件的导电沟道；以及围绕有源区的电子器件的边缘区域。边缘区域至少部分地容纳：i)边缘终端区域，具有与第一导电性相对的第二导电性，在前侧延伸到半导体本体中；以及ii)导电材料的栅极连接端子，电耦合到栅极区域，在前侧延伸，部分地叠加在边缘终端区域上，并且与半导体本体的邻近且位于边缘终端区域的外部的部分电容耦合。
具有减小开关振荡电子器件

[发明专利]带有竖直漂移区的高电压MOSFET的结构和制造方法-CN202310345511.6在审
发明人：姜昌锡;知彦北岛;李吉镛 -专利权人：应用材料公司
申请日： 2023-04-03 - 公布日： 2023-10-17 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及一种晶体管、一种三维NAND闪速存储器集成电路和一种形成晶体管的方法。本公开内容的多个实施方式包括一种带有竖直漂移区的晶体管和用于形成所述晶体管的方法。所述晶体管可包括：第一导电类型的阱区；栅极区，所述栅极区设置在所述阱区上方；和与所述第一导电类型不同的第二导电类型的漂移区。所述漂移区可具有设置在所述阱区的一部分上方并与所述阱区中的半导体沟道侧向地相邻的侧向部分。所述漂移区还可具有从所述漂移区的所述侧向部分竖直地延伸的竖直部分。
带有竖直漂移电压 mosfet 结构制造方法