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[发明专利]深沟槽隔离结构的制备方法及半导体器件-CN202010156436.5有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-03-09 - 公布日： 2023-10-20 - 主分类号： H01L21/762 文献下载
摘要：本申请公开了一种深沟槽隔离结构的制备方法及半导体器件，该器件包括深沟槽隔离结构。本申请通过在LDMOS器件的制备过程中，在深沟槽隔离结构对应的第一沟槽刻蚀形成后，对第一沟槽进行磷离子注入，在第一沟槽的侧壁和底部形成N型重掺杂层，该N型重掺杂层可将与其接触的N型埋区引出，因此不需要在形成深N型阱时耗费较长的时间进行高温热推进使深N型阱扩散与N型埋层接触以便于引出，从而降低了高温热推进的处理时间，降低了制造成本；同时，由于高温热推进时间缩短，因此阻止了N型埋层向上的进一步扩散，增加了器件纵向结构中的耐压长度，提高了纵向耐压。
深沟隔离结构制备方法半导体器件

[发明专利]高压CMOS器件及其制造方法-CN202010594642.4有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-06-28 - 公布日： 2023-10-20 - 主分类号： H01L29/08 文献下载
摘要：本发明提供一种高压CMOS器件及其制造方法，位于P型衬底上的P阱；位于P型衬底上表面、P阱区域内的栅极氧化层；栅极氧化层上设有栅极结构；栅极结构两侧的源漏端设有高压LDD区；源漏端还设有中压LDD区；中压LDD区与栅极结构形成纵向交叠；栅极结构两侧的源漏端还设有N型重掺杂区；高中压LDD区与N型重掺杂区相互交叠；栅极结构的侧壁设有侧墙。本发明增加LDD区与栅极多晶硅的交叠尺寸，在注入形成高能量LDD区后，又增加了中等能量的掺杂离子注入形成与高能量LDD区交叠的中等能量的LDD区，在形成高能量LDD区后，以多晶硅为屏蔽层以大斜角注入中等能量掺杂离子，一方面避免打穿多晶硅；另一方面可使高压CMOS器件的击穿电压有效提高0.8V。
高压 cmos 器件及其制造方法

[发明专利]中高压CMOS器件及其制作方法-CN202010277804.1有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-04-10 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本申请涉及半导体制造技术领域，具体涉及一种中高压CMOS器件及其制作方法。其中器件包括：第一导电类型阱区形成于基底层中；栅极结构设于第一导电类型阱区位置处的基底层上；源区结构设于栅极结构一侧的第一导电类型阱区中；源区结构包括预先掺杂结构，和形成于预先掺杂结构中的第二导电类型重掺杂源极；预先掺杂结构包括低压LDD结构和晕环结构；漏区结构设于栅极结构另一侧的第一导电类型阱区中；漏区结构包括中高压LDD结构，和形成于中高压LDD结构中的第二导电类型重掺杂漏极。方法中的晕环注入可以增加中高压器件的有效沟道注入，延缓器件的短沟效应。漏端的中高压LDD注入可以改善N型重掺杂区与P型阱区之间的掺杂梯度，保证器件的击穿电压。
高压 cmos 器件及其制作方法

[发明专利]超结沟槽栅MOSFET器件及其制备方法-CN202310792692.7在审
发明人： 许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-06-30 - 公布日： 2023-09-22 - 主分类号： H01L21/336 文献下载
摘要：本申请提供一种沟槽栅MOSFET器件及其制备方法，其中制备方法包括：提供包含原胞区和终端区的衬底，衬底上形成有外延层，外延层中形成有沟槽栅结构；形成体区；形成第一柱体；形成第一重掺杂区；形成层间介质层；形成第一接触孔和第二接触孔；形成第二重掺杂区；形成连接第一柱体以及离子能量低于第一柱体的第二柱体；形成第一导电插塞和第二导电插塞。本申请通过借用形成第一接触孔和第二接触孔的光罩实现第二柱体离子注入，无需增加新光罩，降低器件制造成本。进一步的，本申请通过形成组合式高能量第一柱体+低能量第二柱体，可以实现原胞区柱体与体区短接避免原胞区柱体浮空，同时实现终端区柱体区浮空提高终端区的耐压。
沟槽 mosfet 器件及其制备方法

[发明专利]低压CMOS器件及其制备方法-CN202310735515.5在审
发明人： 许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-06-20 - 公布日： 2023-08-29 - 主分类号： H01L21/8238 文献下载
摘要：本申请提供一种低压CMOS器件及其制备方法，其中制备方法包括：提供一衬底；利用共用光罩获取第一图案化的光刻胶层；以第一图案化的光刻胶层为掩膜，进行选择性离子注入以形成阱区；形成栅极结构；利用所述共用光罩获取第二图案化的光刻胶层；以第二图案化的光刻胶层为掩膜，进行至少两次离子注入以分别得到LDD区和Halo区；形成侧墙结构；以及形成第一重掺杂区和第二重掺杂区。本申请通过利用相同的共用光罩分别在衬底中形成阱区、LDD区和Halo区，减少了光罩(掩模板)数量，降低了掩模板的制作周期、制作成本以及维护成本，从而降低器件制造成本，提高产品的竞争力。
低压 cmos 器件及其制备方法

[发明专利]低压CMOS器件及其制备方法-CN202310735979.6在审
发明人： 许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-06-20 - 公布日： 2023-08-22 - 主分类号： H01L21/8238 文献下载
摘要：本申请提供一种低压CMOS器件及其制备方法，其中制备方法包括：提供一衬底，衬底中形成有浅沟槽隔离结构，衬底上形成有栅极结构；以图案化的光刻胶层为掩膜，对衬底进行至少三次离子注入，以分别形成LDD区、Halo区和阱区；去除图案化的光刻胶层；形成侧墙结构；以及形成第一重掺杂区和第二重掺杂区。本申请通过将阱区注入、LDD区注入、Halo区注入的光罩合并成一张，并且在形成栅极结构之后分别进行阱区注入、LDD区注入和Halo区注入，使得LDD区和Halo区注入到整个阱区注入的区域，这样可以节省两张光罩，简化了引入Halo/Pocket注入技术的低压CMOS器件制备工艺的流程，降低了制造成本。
低压 cmos 器件及其制备方法

[发明专利]浮栅型分栅闪存器件的工艺方法-CN202110023360.3有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-01-08 - 公布日： 2023-08-22 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种浮栅型分栅闪存器件的工艺方法，在第一侧墙形成之后再进行浮栅存储晶体管防穿通、阈值电压的P型注入，利用自对准工艺消除了浮栅存储晶体管防穿通、阈值电压的P型注入与LDD注入之间的交叠区，在不增加制造成本的基础上使得LDD与P型注入区形成的结的掺杂分布更缓变，因此能进一步提高器件的击穿电压。
浮栅型分栅闪存器件工艺方法

[发明专利]BCD工艺中CMOS器件及其制造方法-CN202010541634.3有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-06-15 - 公布日： 2023-08-22 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种BCD工艺中CMOS器件，CMOS器件包括沟道导电类型为第一导电类型的第一MOS晶体管，LDMOS器件包括沟道导电类型为第二导电类型的第一LDMOS；第一MOS晶体管的源区侧的第二导电类型的第一阱区中形成有第二导电类型掺杂的第一掺杂区，第一掺杂区也组成第一LDMOS的漂移区。第一MOS晶体管的漏区侧的第一阱区中形成有第一导电类型掺杂的第一轻掺杂漏区。第一源区和第一漏区分别形成于第一栅极结构两侧的第一掺杂区和第一轻掺杂漏区表面。本发明还公开了一种BCD工艺中CMOS器件的制造方法。本发明无需增加额外工艺即可实现高压CMOS器件并能延缓器件的短沟道效应并保证器件的击穿电压，从而能进一步缩短器件的尺寸，提高导通电流，降低导通电阻。
bcd 工艺 cmos 器件及其制造方法

[发明专利]LDMOS器件及工艺方法-CN202011202125.4有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-11-02 - 公布日： 2023-08-22 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种LDMOS器件，将漂移区和RESURF注入、体区注入放置在第一次栅极多晶硅刻蚀之后，利用多晶硅和栅介质层的阻挡作用，使得高能量的漂移区和低能量的漂移区注入在器件的整个漂移区形成横向上的非均匀分布，同时使得低能量的漂移区注入不进入到体区。通过以上的结构，可以使得器件的靠近源端的由体区和漂移区形成的结的掺杂分布更缓变，且同时保证器件的靠近漏端的漂移区掺杂浓度而使得器件的导通电阻不受影响，因此可以降低器件的衬底电流，改善器件的HCI效应。
ldmos 器件工艺方法

[发明专利]半导体器件的制造方法及半导体器件结构-CN202010401235.7有效
发明人： 许昭昭 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-05-13 - 公布日： 2023-08-18 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及半导体器件的制造方法，涉及半导体制造工艺，深沟槽结构的位于P型外延层的部分的侧壁包括N型多晶硅层，至少部分位于深N阱区域内的浅沟槽内的深沟槽一侧的N型多晶硅层与N型埋层和深N阱接触，N型埋层通过彼此连接的N型多晶硅层、深N阱、N型阱、N型重掺杂区、接触孔及金属线引出，靠近P型阱侧的N型多晶硅层与P型重掺杂区分别通过接触孔与同一金属线连接，P型重掺杂区与P型阱、P型外延层及P型衬底连通，使靠近P型阱侧的N型多晶硅层与衬底形成短接，在N型埋层充分引出的情况下，大幅度缩短深N阱高温热推进的时间，降低成本，此外，热推进时间的缩短可以减少N型埋层的往上扩散，增加纵向耐压长度，提高纵向耐压。
半导体器件制造方法结构

[发明专利]LDMOS器件及其制备方法-CN202310603834.0在审
发明人：田甜;许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-05-26 - 公布日： 2023-07-28 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种LDMOS器件的制备方法，包括：提供一衬底，所述衬底上依次形成有埋层和外延层；形成漂移区；在外延层以及部分漂移区中形成离子注入区，所述离子注入区位于所述漂移区一侧的下半部；形成栅介质层和多晶硅栅极；形成体区，所述体区与所述离子注入区相连接；刻蚀栅介质层和多晶硅栅极以形成栅极结构；形成栅极侧墙以及形成第一重掺杂区和多个第二重掺杂区。本申请在外延层中以及部分漂移区中下区域通过离子注入形成离子注入区，离子注入区与体区相连接，辅助耗尽栅极结构下方的漂移区，降低器件加压时体区/漂移区构成的PN结和栅极结构台阶处的电场强度，从而减小热载流子的产生和注入，提高HCI可靠性，提高器件良率。
ldmos 器件及其制备方法

[发明专利]超级结沟槽栅MOSFET及其制备方法-CN202310111201.8在审
发明人： 许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-02-13 - 公布日： 2023-07-18 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种超级结沟槽栅MOSFET及其制备方法，其中超级结沟槽栅MOSFET包括：衬底、外延层、体区、主栅极、第一辅栅极、第二辅栅极、伪栅极、源掺杂区、层间介质层、第一至第四导电插塞、深层注入区、第一导电层、第二导电层和漏端金属层，本申请通过将深层注入区设计在第一至第四接触孔底部，可以利用制备接触孔的光罩形成深层注入区，降低了制造成本。此外，在第二辅栅极区域通过横向放置导电插塞/深层注入区，使得Cell区域更容易获得超结的电荷平衡；在联结结构区域，采用横向放置导电插塞/深层注入区，叠加电荷平衡结构区域的纵向放置导电插塞/深层注入区，也使得外围终端区域围住的区域更容易获得超结的电荷平衡。
超级沟槽 mosfet 及其制备方法

[发明专利]超结沟槽栅MOSFET的制造方法-CN202310315942.8在审
发明人： 许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-03-29 - 公布日： 2023-06-30 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种超结沟槽栅MOSFET的制造方法，利用刻蚀顶金属层的光罩和第二掩膜层，在将顶金属层刻蚀干净后，不去除第二掩膜层，继续对源区源接触孔中裸露的金属钨进行刻蚀，将源区源接触孔中裸露的金属钨刻蚀去除干净，然后再去除第二掩膜层，然后再形成第二介质层，不但能减少掩膜层降低制造成本，而且能避免源区源接触孔出现金属钨外露导致其短接至其他导体，能在节省一层掩膜层的情况下，避免金属钨外露，降低工艺风险。
沟槽 mosfet 制造方法

[发明专利]超结沟槽栅MOSFET版图结构及其制备方法-CN202310203962.6在审
发明人： 许昭昭;田甜;朱丽霞 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-03-06 - 公布日： 2023-06-23 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种超结沟槽栅MOSFET版图结构及其制备方法，其中版图结构包括：衬底、栅介质层、主栅极、第一辅栅极、呈环状的第二辅栅极、呈环状的伪栅极、体区、源掺杂区、层间介质层、第一导电插塞、第二导电插塞、第三导电插塞、第四导电插塞、深层注入区、第一导电层和第二导电层。本申请通过将深层注入区设计在第一至第四导电插塞底部，可以利用制备所有接触孔的光罩完成深层注入区的注入，节省了光罩，精简了制备工艺，降低了制造成本。进一步的，通过将外围终端区域中的伪栅极、第四导电插塞以及栅端引出区域中的第二辅栅极、第三导电插塞均设置为连续的环状结构，避免了器件发生电荷平衡发生偏移的问题，提高了器件的击穿电压。
沟槽 mosfet 版图结构及其制备方法

[发明专利]超结沟槽栅MOSFET及其制备方法-CN202310165077.3在审
发明人： 许昭昭;田甜 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-02-24 - 公布日： 2023-06-23 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种超结沟槽栅MOSFET及其制备方法，其中制备方法包括：在衬底上形成外延层；形成沟槽栅结构；对外延层进行全局离子注入以形成体区；形成第一重掺杂区；形成柱体区，其中，终端区的柱体区与沟槽栅结构存在交叠区；形成第二接触孔；形成第二重掺杂区以及形成第一导电插塞和第二导电插塞。本申请通过在终端区引入多个间隔的沟槽栅结构，并通过全局离子注入在沟槽栅结构之间形成注入深度小于沟槽栅结构深度的体区，并在终端区的沟槽栅结构底部形成柱体区，使得终端区的体区被隔离成独立浮空的体区块，提高了终端区的耐压性能，改善了器件的电性能，同时减少了体区离子注入对应的光罩，简化了制备工艺，降低了制造成本。
沟槽 mosfet 及其制备方法

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