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[发明专利]一种高介电常数的纳米叠层介电薄膜及其制备方法-CN202311181156.X在审
发明人：林全;王锋;苏子生;潘淼 -专利权人：泉州师范学院
申请日： 2023-09-14 - 公布日： 2023-10-27 - 主分类号： H01L29/51 文献下载
摘要：本发明公开了一种高介电常数的纳米叠层介电薄膜及其制备方法，属于介电薄膜材料技术领域。本发明纳米叠层介电薄膜其结构包括自下而上设置的硅基底、底电极保护层和过渡金属硫族化合物纳米叠层以及顶电极，硅基底与底电极保护层之间设置有底电极，过渡金属硫族化合物纳米叠层设置在底电极保护层的上方，过渡金属硫族化合物纳米叠层与顶电极之间设置有顶电极保护层；该过渡金属硫族化合物纳米叠层由两种或者三种过渡金属硫族化合物堆叠而成；顶电极保护层和底电极保护层的材料均采用硅铝混合物薄膜，过渡金属硫族化合物纳米叠层材料采用原子层淀积方法制备。本发明提供的介电薄膜具有尺寸小、介电常数高等优点。
一种介电常数纳米叠层介电薄膜及其制备方法

[发明专利]基于氟晶云母栅介质层的二维场效应晶体管及其制备方法-CN202311011249.8在审
发明人：魏钟鸣;辛凯耀;杨珏晗;翟慎强;刘岳阳;文宏玉 -专利权人：中国科学院半导体研究所
申请日： 2023-08-11 - 公布日： 2023-10-24 - 主分类号： H01L29/51 文献下载
摘要：本公开提出了一种基于氟晶云母栅介质层的二维场效应晶体管，包括衬底、沟道层、栅介质层、栅极、源极和漏极。其中，沟道层为二维范德华沟道材料，以在外加电场的作用下产生载流子；栅介质层形成于沟道层之上，为二维范德华氟晶云母材料，与沟道层通过范德华力结合；栅极形成于栅介质层之上，用于向栅介质层施加栅压，使得栅介质层中产生用于调控沟道层中载流子迁移以形成电流的电场；源极和漏极分别形成于栅介质层的两侧，用于传输电流。
基于云母介质二维场效应晶体管及其制备方法

[发明专利]半导体结构及其形成方法-CN202210306382.5在审
发明人：罗清;晏陶燕 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-25 - 公布日： 2023-10-03 - 主分类号： H01L29/51 文献下载
摘要：本公开实施例涉及半导体技术领域，提供一种半导体结构及其形成方法，形成方法包括：提供基底；对部分所述基底进行第一氧化处理，形成第一介质层；对所述第一介质层正下方的部分所述基底进行第二氧化处理，以形成第二介质层，所述第一介质层和所述第二介质层构成位于所述基底上方的介质层；其中，所述第一氧化处理对所述基底材料的氧化速率小于所述第二氧化处理对所述基底材料的氧化速率。本公开实施例至少有利于提高介质层厚度的可控性以及提高介质层的质量。
半导体结构及其形成方法

[发明专利]一种双栅ITZO薄膜晶体管及其制备方法-CN202310250147.5在审
发明人：杨冠华;吴子竞;陈楷飞;刘孟淦;卢文栋;廖福锡;卢年端;李泠 -专利权人：中国科学院微电子研究所
申请日： 2023-03-13 - 公布日： 2023-09-22 - 主分类号： H01L29/51 文献下载
摘要：本发明涉及一种双栅ITZO薄膜晶体管及其制备方法，属于微电子技术领域，解决了现有技术薄膜晶体管的高迁移率和高稳定性难以同时满足的问题。所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑ITZO层、顶栅介质层和顶栅；所述的a‑ITZO层的左端的上表面与顶栅介质层之间设置有源极层，所述的a‑ITZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的背栅介质层和顶栅介质层的材质均为氧化铝。本发明的背栅介质层和顶栅介质层材质均采用氧化铝，在上下两个栅极同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层和顶栅介质层两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率。
一种 itzo 薄膜晶体管及其制备方法

[发明专利]半导体器件-CN202310058320.1在审
发明人：佃荣次;河合彻;天羽生淳 -专利权人：瑞萨电子株式会社
申请日： 2023-01-19 - 公布日： 2023-09-19 - 主分类号： H01L29/51 文献下载
摘要：本公开涉及一种半导体器件。半导体器件被设置有包括半导体衬底、铁电层和半导体层的SOI衬底，并且具有在其中形成第一MISFET的第一区域。第一MISFET包括：在第一区域中的半导体衬底；在第一区域中的铁电层；在第一区域中的半导体层；第一栅极绝缘膜，被形成在第一区域中的半导体层上；第一栅极电极，被形成在第一栅极绝缘膜上；第一源极区，位于第一栅极电极的一侧并且被形成在第一区域中的半导体层中；以及第一漏极区，位于第一栅极电极的另一侧并且被形成在第一区域中的半导体层中。
半导体器件

[发明专利]栅极电介质层、结构、半导体器件及其制备方法-CN202310749161.X在审
发明人：殷华湘;章帆;张兆浩;钟琨 -专利权人：中国科学院微电子研究所
申请日： 2023-06-21 - 公布日： 2023-09-12 - 主分类号： H01L29/51 文献下载
摘要：本申请属于半导体器件技术领域，具体涉及一种栅极电介质层、结构、半导体器件及其制备方法。本申请中描述的栅极电介质层包含界面层，设于界面层至少一侧表面的铁电栅介质层，且铁电栅介质层具备超晶格结构，该栅极电介质层还包含籽晶层，其中，籽晶层位于界面层与铁电栅介质层之间以调控铁电栅介质层的超晶格结构的结晶过程。具体的，籽晶层的存在，能调控铁电栅介质层的结晶生长，进一步形成具备优良铁电特性的介质层，该具备优良铁电特性的介质层能够优化电学性能，比如减小EOT，进一步降低栅漏电流，同时又不影响电子迁移率，最终实现降低器件功耗，提高器件可靠性的技术效果。
栅极电介质结构半导体器件及其制备方法

[发明专利]半导体器件-CN202310134747.5在审
发明人：河大元;李炅奂 -专利权人：三星电子株式会社
申请日： 2023-02-17 - 公布日： 2023-08-29 - 主分类号： H01L29/51 文献下载
摘要：一种半导体器件包括：衬底，包括在第一方向上延伸的有源区；衬底上的栅电极，在第二方向上延伸；以及有源区上的多个沟道层。多个沟道层在垂直于衬底的上表面的第三方向上彼此间隔开。该器件包括在多个沟道层和栅电极之间的多个介电层，多个介电层包括铁电材料或反铁电材料中的至少一种，并且多个介电层中的每个介电层具有不同的矫顽电压。该器件包括在有源区凹陷的凹陷区中的源/漏区，源/漏区在栅电极的两侧上，并且源/漏区与多个沟道层接触。
半导体器件

[发明专利]芯片和终端-CN202180041697.5在审
发明人：谭万良;李宇星;蔡佳林;吕杭炳;许俊豪 -专利权人：华为技术有限公司
申请日： 2021-12-24 - 公布日： 2023-08-25 - 主分类号： H01L29/51 文献下载
摘要：本申请实施例提供了一种芯片和终端，涉及芯片技术领域，尤其涉及一种芯片和终端，可以调节第一电极、铁电功能层和第二电极的电学对称性和开关电流比。该芯片包括依次层叠设置的第一电极、第一铁电功能层、第二铁电功能层和第二电极；第一铁电功能层和第二铁电功能层均包括铁电氧化层，第一铁电功能层和/或第二铁电功能层还包括掺杂层，掺杂层的电负性与铁电氧化层的电负性不同；第一铁电功能层中的掺杂层的掺杂浓度，与第二铁电功能层中的掺杂层的掺杂浓度不同。
芯片终端

[发明专利]半导体器件及其制造方法-CN201811364991.6有效
发明人：井上真雄 -专利权人：瑞萨电子株式会社
申请日： 2018-11-14 - 公布日： 2023-08-22 - 主分类号： H01L29/51 文献下载
摘要：本公开的实施例涉及半导体器件及其制造方法。改善了存储器元件的半导体器件的性能。在半导体衬底之上，经由用于存储器元件的栅极绝缘膜的整个绝缘膜形成用于存储器元件的栅电极。整个绝缘膜具有第一绝缘膜、在第一绝缘膜之上的第二绝缘膜、在第二绝缘膜之上的第三绝缘膜、在第三绝缘膜之上的第四绝缘膜和在第四绝缘膜之上的第五绝缘膜。第二绝缘膜是具有电荷累积功能的绝缘膜。第一绝缘膜和第三绝缘膜中的每个绝缘膜的带隙大于第二绝缘膜的带隙。第三绝缘膜是包括包含金属元素和氧的高介电常数材料的多晶膜。第五绝缘膜是包括与用于第三绝缘膜的材料相同的材料的多晶膜。第四绝缘膜包括与用于第三绝缘膜的材料不同的材料。
半导体器件及其制造方法

[发明专利]半导体器件和制造半导体器件的方法-CN202210829807.0在审
发明人：李欣怡;张文;徐志安 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-07-15 - 公布日： 2023-08-15 - 主分类号： H01L29/51 文献下载
摘要：本公开涉及半导体器件和制造半导体器件的方法。半导体器件包括：半导体衬底；一组垂直堆叠的纳米结构，位于半导体衬底之上；第一源极/漏极区域；以及第二源极/漏极区域，其中，一组垂直堆叠的纳米结构沿第一截面延伸在第一源极/漏极区域和第二源极/漏极区域之间。该器件还包括：栅极结构，沿第二截面包围一组垂直堆叠的纳米结构。第二截面沿栅极结构的纵轴线。栅极结构包括：栅极电介质，包围一组垂直堆叠的纳米结构中的每个纳米结构；第一金属碳化物层，位于栅极电介质之上；以及栅极填充材料，位于第一金属碳化物层之上。第一金属碳化物层包括Ce、Hf、V、Nb、Sc、Y或Mo。
半导体器件制造方法

[发明专利]一种铁电栅极叠层和铁电场效应晶体管及其制备方法-CN202310440684.6在审
发明人：罗军;陈博涵;许静 -专利权人：中国科学院微电子研究所;广东省大湾区集成电路与系统应用研究院
申请日： 2023-04-23 - 公布日： 2023-08-04 - 主分类号： H01L29/51 文献下载
摘要：本发明涉及一种铁电栅极叠层和铁电场效应晶体管及其制备方法，属于微电子技术领域，用以解决现有中铁电场效应晶体管易出现积累翻转问题。所述铁电栅极叠层自下而上包括依次叠加设置的栅氧层、介质薄层、其他栅介质层；其中，所述介质薄层和所述栅氧层之间还设置有铁电层，所述介质薄层与所述其他栅介质层之间还设置有阻变层；或所述介质薄层和所述栅氧层之间还设置有阻变层，所述介质薄层与所述其他栅介质层之间还设置有铁电层，本发明通过在铁电栅极叠层中加入阻变层，使得铁电栅极叠层上的电压小于翻转电压时，不易受周围串扰而积累翻转，达到期望的矫顽电压后，正常开启，削弱积累翻转效应。
一种栅极电场效应晶体管及其制备方法

[发明专利]一种高电子迁移率晶体管及制备方法-CN202310530111.2在审
发明人：林科闯;请求不公布姓名;孙希国;蔡仙清;卢益锋;谷鹏;张辉;王哲力 -专利权人：厦门市三安集成电路有限公司
申请日： 2021-06-29 - 公布日： 2023-07-28 - 主分类号： H01L29/51 文献下载
摘要：本发明提供一种高电子迁移率晶体管及制备方法，涉及半导体技术领域，包括：在衬底上依次形成漂移层和磁性介质层；刻蚀磁性介质层，分别形成源极开口和漏极开口，在源极开口和漏极开口内的漂移层上蒸镀金属以分别形成源极金属和漏极金属，源极金属和漏极金属分别与漂移层欧姆接触。在源极金属和漏极金属之间的磁性介质层上形成栅极金属，即磁性介质层位于栅极金属之下，使得磁性介质层能够受栅极金属的电压调控，产生感应电流，形成微导电通道，来调控陷阱态造成的电流降低现象，有效的缩短了栅延迟时间，改善射频应用中的功率压缩和高频散射，提升HEMT器件的性能和稳定性。
一种电子迁移率晶体管制备方法

[发明专利]一种基于高K界面层的高性能和高可靠性FeFET器件-CN202310505301.9在审
发明人：程然;曾亿琴;金成吉;陈冰;彭悦;韩根全 -专利权人：浙江大学;之江实验室
申请日： 2023-05-06 - 公布日： 2023-07-25 - 主分类号： H01L29/51 文献下载
摘要：本发明公开了一种基于高K界面层的高性能和高可靠性FeFET器件，其针对铪锆氧(HZO)基铁电场效应晶体管提出一种将SiO2绝缘界面层替换成更高介电常数K的绝缘材料如SiON、HfON、ZrO2等的技术方案，以高K材料作为绝缘界面层的FeFET中，高K界面层的存在提高了铁电层的分压，提升了铁电层的剩余极化强度，增大了FeFET的记忆窗口和一定读取电压下的高低电流比，降低了绝缘界面层自身承担的电场强度，减小了绝缘界面层被击穿导致器件损坏的概率，提高了器件的耐久性。
一种基于界面性能可靠性 fefet 器件

[发明专利]一种基于低介电常数介质的SiCVDMOSFET器件-CN202210226980.1有效
发明人：李明玥;刘东;欧阳杰;蓝中;胡夏融 -专利权人：西南交通大学
申请日： 2022-03-08 - 公布日： 2023-07-25 - 主分类号： H01L29/51 文献下载
摘要：本发明公开了一种基于低介电常数介质的SiCVDMOSFET器件，包括从下到上依次设置的N型衬底、N型外延层、CS层、JFET2区、JFET1区、基于低介电常数介质的台阶栅、多晶硅层、隔离氧化层、金属电极层；本发明通过采用低介电常数介质降低器件的栅漏电容和栅源电容，提升器件的开关速度；同时，利用P+Shielding区的屏蔽作用，降低了器件正向阻断时的介质层内部电场，提高了器件的可靠性，在保证器件栅极可靠与较低比导通电阻的前提下，进一步降低了器件的栅漏电容与栅源电容，使器件的开关频率进一步提高。
一种基于介电常数介质 sicvdmosfet 器件

[发明专利]制造半导体器件的方法和半导体器件-CN202210984942.2在审
发明人：唐浩明;陈书涵;简筠珊;李达元;徐志安;陈宗儒;丁一心;王涵圣 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-08-17 - 公布日： 2023-07-18 - 主分类号： H01L29/51 文献下载
摘要：本公开涉及用于制造半导体器件的方法和半导体器件。在一种制造半导体器件的方法中，通过对半导体层进行图案化来形成鳍结构，形成隔离绝缘层以使得鳍结构的上部从隔离绝缘层突出，通过沉积工艺形成栅极电介质层，对栅极电介质层执行氮化操作，以及在栅极电介质层之上形成栅极电极层。所形成的栅极电介质层包括氧化硅，并且氮化操作包括使用N2气体和NH3气体的等离子体氮化操作。
制造半导体器件方法

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