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[发明专利]一种量子点器件及其制备方法-CN202010758056.9有效
发明人：顾杰;殷华湘;张青竹;张兆浩;吴振华 -专利权人：中国科学院微电子研究所
申请日： 2020-07-31 - 公布日： 2023-10-13 - 主分类号： H01L27/092 文献下载
摘要：一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
一种量子器件及其制备方法

[发明专利]一种半导体器件的制备方法及半导体器件-CN202110232775.1有效
发明人：张青竹;殷华湘;曹磊;张兆浩;顾杰;田佳佳;李俊杰;姚佳欣;李永亮;张永奎;吴振华;赵鸿滨;罗军;王文武;屠海令;叶甜春 -专利权人：中国科学院微电子研究所
申请日： 2021-03-03 - 公布日： 2023-09-19 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种半导体器件及其制备方法，半导体器件的纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是由第一半导体形成的，纳米片是由第二半导体形成的，支撑结构的宽度小于纳米片的宽度；环绕式栅极，其环绕于纳米堆栈部周围；本发明半导体器件在纳米片的沟道释放过程中保留了部分牺牲层作为器件支撑结构，可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；减小器件制备复杂度和电学特性波动性；通过和衬底的连接可以增加导电沟道散热，改善自热效应；通过调节支撑结构的宽度和高度调节器件阈值，工艺上也低了高K介质层和金属栅极的填充要求，有利于实现多阈值调控。
一种半导体器件制备方法

[发明专利]栅极电介质层、结构、半导体器件及其制备方法-CN202310749161.X在审
发明人：殷华湘;章帆;张兆浩;钟琨 -专利权人：中国科学院微电子研究所
申请日： 2023-06-21 - 公布日： 2023-09-12 - 主分类号： H01L29/51 文献下载
摘要：本申请属于半导体器件技术领域，具体涉及一种栅极电介质层、结构、半导体器件及其制备方法。本申请中描述的栅极电介质层包含界面层，设于界面层至少一侧表面的铁电栅介质层，且铁电栅介质层具备超晶格结构，该栅极电介质层还包含籽晶层，其中，籽晶层位于界面层与铁电栅介质层之间以调控铁电栅介质层的超晶格结构的结晶过程。具体的，籽晶层的存在，能调控铁电栅介质层的结晶生长，进一步形成具备优良铁电特性的介质层，该具备优良铁电特性的介质层能够优化电学性能，比如减小EOT，进一步降低栅漏电流，同时又不影响电子迁移率，最终实现降低器件功耗，提高器件可靠性的技术效果。
栅极电介质结构半导体器件及其制备方法

[发明专利]基于双层铁电材料的FeFET器件及其制造方法-CN202310595999.8在审
发明人：吴振华;霍嘉丽;张亚东;张兆浩;殷华湘;许高博 -专利权人：中国科学院微电子研究所
申请日： 2023-05-24 - 公布日： 2023-08-18 - 主分类号： H01L29/78 文献下载
摘要：本公开提供一种基于双层铁电材料的FeFET器件，包括：衬底；介质隔离层，形成于所述衬底上；金属背栅，形成于所述介质隔离层的中间区域，呈脊条形结构；铁电栅介质层，覆于所述金属背栅和介质隔离层的表面；应力层，覆于所述铁电栅介质层的表面；铁电沟道层，设置于所述应力层表面的中心区域；源极，设置于所述应力层和铁电沟道层表面的部分区域；以及漏极，设置于所述应力层和铁电沟道层表面的部分区域，与所述源极对称设置于器件两侧。同时本公开还提供一种上述FeFET器件的制备方法。
基于双层材料 fefet 器件及其制造方法

[发明专利]用于获取最佳曝光剂量的设计版图的优化方法及电子束曝光方法-CN202011185733.9有效
发明人：贺晓彬;张青竹;李亭亭;张兆浩;李博;刘金彪;李俊峰;杨涛 -专利权人：中国科学院微电子研究所
申请日： 2020-10-29 - 公布日： 2023-08-18 - 主分类号： G03F7/20 文献下载
摘要：本发明涉及半导体技术领域，具体涉及一种用于获取最佳曝光剂量的设计版图的优化方法及电子束曝光方法，包括以下步骤：将设计版图分割成若干个曝光单元；在至少一个曝光单元内形成多组图形；在至少一组图形内形成多种不同尺寸的线条。本发明实施例通过优化设计版图，这样可以在一个曝光单元10里得到不同尺寸线条对应的曝光剂量，避免显影的不均匀性造成的测试结果不准确，此外还可以在一次切片即可得到不同曝光剂量的截面结果，方便查看切片结果。
用于获取最佳曝光剂量设计版图优化方法电子束

[发明专利]一种垂直环栅晶体管及其制造方法-CN202211626893.1在审
发明人：张亚东;张兆浩;霍嘉丽;骆堃;殷华湘;吴振华 -专利权人：中国科学院微电子研究所
申请日： 2022-12-16 - 公布日： 2023-05-12 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种垂直环栅晶体管及其制造方法，涉及半导体技术领域，用于减小晶体管的器件尺寸，利于提高半导体器件的集成度。所述垂直环栅晶体管包括：衬底、隔离介质层、堆叠结构和栅堆叠结构。上述隔离介质层形成在衬底上。堆叠结构形成在隔离介质层上。沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。沟道层的材料为二维材料。栅堆叠结构形成在隔离介质层上。栅堆叠结构环绕在堆叠结构的外周。所述垂直环栅晶体管的制造方法用于制造所述垂直环栅晶体管。
一种垂直晶体管及其制造方法

[发明专利]一种半导体器件及其制作方法、集成电路和电子设备-CN202010080824.X有效
发明人：顾杰;张青竹;张兆浩;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2020-02-05 - 公布日： 2023-05-12 - 主分类号： H01L21/335 文献下载
摘要：本发明公开一种半导体器件及其制作方法、集成电路和电子设备，涉及半导体器件技术领域，用以抑制环栅晶体管漏电问题的产生。该半导体器件的制作方法包括：提供一衬底；在衬底上形成立体沟道结构、源极结构和漏极结构，源极结构和漏极结构均与立体沟道结构连接；立体沟道结构采用离子扩散方式或原位掺杂方式形成；在立体沟道结构上形成栅极结构，获得环栅晶体管。本发明提供的半导体器件及其制作方法、集成电路和电子设备用于半导体器件及集成电路的制作。
一种半导体器件及其制作方法集成电路电子设备

[发明专利]一种半导体器件及其制造方法-CN202211490576.1在审
发明人：张青竹;殷华湘;李恋恋;姚佳欣;曹磊;张亚东;许高博;张兆浩;刘阳;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-28 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
一种半导体器件及其制造方法

[发明专利]一种神经元器件及其制备方法-CN202211441897.2在审
发明人：吴振华;霍嘉丽;张兆浩;张亚东;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-17 - 公布日： 2023-04-25 - 主分类号： H10N70/20 文献下载
摘要：本发明涉及一种神经元器件，该神经元器件基于二维材料沟道层实现神经形态计算，并通过在源/漏两端与沟道层的接触区插入功函数层，使接触界面形成非对称的肖特基接触，并结合栅介质层引入的缺陷俘获和释放机制，实现了阻变特性并进一步实现了基于单器件的LIF神经元器件，即单器件神经元。
一种神经元器件及其制备方法

[发明专利]一种半导体器件及其制造方法-CN202211497854.6在审
发明人：张青竹;殷华湘;曹磊;李恋恋;刘阳;姚佳欣;张亚东;许高博;张兆浩;韩燕楚 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-04-21 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
一种半导体器件及其制造方法

[发明专利]一种半导体器件及其制造方法-CN202310161967.7在审
发明人：殷华湘;赵朋;吴振华;张兆浩 -专利权人：中国科学院微电子研究所
申请日： 2023-02-23 - 公布日： 2023-04-18 - 主分类号： H01L29/10 文献下载
摘要：本申请提供一种半导体器件及其制造方法，包括：衬底，设置于衬底一侧的源极、漏极、栅极和沟道结构，沟道结构包括多个纳米片形成的叠层，栅极环绕纳米片，纳米片包括边缘区域和中心区域，在垂直于衬底所在平面的方向上，中心区域的纳米片厚度小于边缘区域的纳米片厚度，也就是说，纳米片形成了一种中间薄边缘厚的结构，减少了相邻纳米片之间的其他结构的厚度以及体积，降低半导体器件的寄生电阻，此外，靠近源极或漏极的区域的纳米片厚度较大，和源极以及漏极的接触面积变大，沟道结构产生的热量能够通过增大的接触面积传导至源极和漏极，加快散热效率，增强散热效果，提高最终制造得到的半导体器件的性能。
一种半导体器件及其制造方法

[发明专利]一种光电探测器及其制造方法-CN202211491362.6在审
发明人：张青竹;韩燕楚;刘阳;曹磊;姚佳欣;张亚东;桑冠荞;张兆浩;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2022-11-25 - 公布日： 2023-03-21 - 主分类号： H01L31/028 文献下载
摘要：本申请提供一种光电探测器及其制造方法，在目标衬底上形成有多层光电探测膜层，光电探测膜层包括依次层叠的第一类型掺杂的第一膜层、第二膜层和第二类型掺杂的第三膜层，第一类型掺杂和第二类型掺杂中的其中一个为P型掺杂，另一个为N型掺杂，也就是说，第一类型掺杂的第一膜层、第二膜层和第二类型掺杂的第三膜层构成了一个基于硅锗/硅异质结的光电探测膜层，即构成了一个光电探测单元，能够实现光电转化，多层光电探测膜层重复交叠，即多个光电探测单元的垂直串联，能够直接提高光电探测器的光电转化效率，并且不同数量的光电探测膜层也能对应不同的光生电动势，实现对于光电探测器光生电动势的调控需求。
一种光电探测器及其制造方法

[发明专利]负电容场效应晶体管及其制备方法-CN201910289946.7有效
发明人：殷华湘;姚佳欣;张青竹;李超雷;张兆浩 -专利权人：中国科学院微电子研究所
申请日： 2019-04-11 - 公布日： 2023-02-28 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种负电容场效应晶体管及其制备方法。该负电容场效应晶体管包括：衬底结构，衬底结构包括MOS区域；栅绝缘介质层结构，覆盖于MOS区域上，包括沿远离衬底结构的方向顺序层叠的界面氧化层、HfO2层、第一铁电材料层和第二铁电材料层，其中，形成第二铁电材料层的材料为HfxA1‑xO2，0＜x＜1，形成第一铁电材料层的材料为HfyB1‑yO2或HfByO2‑y，A和B为不同的掺杂元素，0＜y＜1；金属栅叠层，覆盖于栅绝缘介质层结构上。通过氧空位浓度变化、晶格应变或者金属元素诱导改变HfxA1‑xO2的晶格、成分变化与晶粒大小以及晶格走向，从而提升铁电材料的电畴极性和NCFET的铁电特性。
电容场效应晶体管及其制备方法

[发明专利]一种半导体器件及其制造方法、集成电路、电子设备-CN202011476859.1有效
发明人：吴振华;甘维卓;张兆浩;张永奎;李俊杰;殷华湘;朱慧珑;郭鸿 -专利权人：中国科学院微电子研究所
申请日： 2020-12-15 - 公布日： 2023-02-03 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。
一种半导体器件及其制造方法集成电路电子设备

[发明专利]改善寄生沟道效应的NS-FET及其制备方法-CN202011167512.9有效
发明人：顾杰;张青竹;张兆浩;殷华湘 -专利权人：中国科学院微电子研究所
申请日： 2020-10-27 - 公布日： 2022-12-30 - 主分类号： H01L21/336 文献下载
摘要：本公开提供一种改善寄生沟道效应的NS‑FET制备方法，包括：操作S1：在衬底上生长外延层并在外延层上制备掩膜；操作S2：对应所述掩膜刻蚀整个外延层形成沟道部，刻蚀部分衬底形成窄鳍条；操作S3：在所述窄鳍条两侧台面区填充隔离材料形成隔离区；操作S4：去除掩膜，制作栅极并在沟道部方向的栅极两侧制备侧墙和源漏，完成改善寄生沟道效应的NS‑FET的器件制备。本公开同时还提供一种改善寄生沟道效应的NS‑FET。
改善寄生沟道效应 ns fet 及其制备方法

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