[发明专利]半导体超结功率器件

说明书

本发明属于半导体功率器件技术领域，具体公开了一种半导体超结功率器件，包括：n型漏区；位于所述n型漏区之上的第一n型外延层；位于所述第一n型外延层之上的第二n型外延层；位于所述第二n型外延层内的交替排列的p型体区和p型柱状掺杂区，所述p型柱状掺杂区向靠近所述n型漏区的一侧延伸至所述第一n型外延层内，所述p型柱状掺杂区接源极电压；位于所述p型体区内的n型源区；位于所述第二n型外延层内且介于所述p型体区和所述p型柱状掺杂区之间的栅沟槽；位于所述栅沟槽中的控制栅和屏蔽栅，所述控制栅、所述屏蔽栅、所述第二n型外延层之间由绝缘介质层隔离。

技术领域

本发明属于半导体功率器件技术领域，特别是涉及一种半导体超结功率器件。

背景技术

半导体超级结功率器件是在一层n型外延层内形成多个p型柱状掺杂区，p型柱状掺杂区与n型外延层具有相反的掺杂类型，在p型柱状掺杂区与n型外延层之间载流子容易互相耗尽从而提高半导体超级结功率器件的击穿电压。现有技术中，半导体超级结功率器件的制备方法通常是先在n型外延层内形成若干凹槽，然后进行p型外延层材料生长，从而在凹槽内形成p型柱状掺杂区，然后在p型柱状掺杂区的顶部形成p型体区，并在p型体区内形成n型源区。现有技术的半导体超级结功率器件在保持芯片面积和击穿电压不变的条件下，很难再降低导通电阻。

发明内容

有鉴于此，本发明的目的是提供一种半导体超结功率器件，以解决现有技术中的半导体超结功率器件的导通电阻难以降低的问题。

为达到本发明的上述目的，本发明提供了一种半导体超结功率器件，包括：

n型漏区；

位于所述n型漏区之上的第一n型外延层；

位于所述第一n型外延层之上的第二n型外延层；

位于所述第二n型外延层内的交替排列的p型体区和p型柱状掺杂区，所述p型柱状掺杂区向靠近所述n型漏区的一侧延伸至所述第一n型外延层内，所述p型柱状掺杂区接源极电压；

位于所述p型体区内的n型源区；

位于所述第二n型外延层内且介于所述p型体区和所述p型柱状掺杂区之间的栅沟槽；

位于所述栅沟槽中的控制栅和屏蔽栅，所述控制栅、所述屏蔽栅、所述第二n型外延层、所述p型柱状掺杂区之间由绝缘介质层隔离。

可选的，所述控制栅接栅极电压，所述屏蔽栅接源极电压。

可选的，所述第二n型外延层的厚度小于所述第一n型外延层的厚度。

可选的，所述第二n型外延层的电阻率小于所述第一n型外延层的电阻率。

可选的，所述控制栅位于所述栅沟槽的上部内，所述屏蔽栅位于所述栅沟槽的下部内。

可选的，所述屏蔽栅向上延伸至所述栅沟槽的上部内。

可选的，所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。

可选的，所述栅沟槽的底部向靠近所述n型漏区的一侧延伸至所述第一n型外延层内。

本发明的半导体超结功率器件采用双层n型外延层结构，在第二n型外延层内形成含有屏蔽栅的栅极结构，用以提高第二n型外延层的耐压，并设置位于第二n形外延层内的p型柱状掺杂区延伸至第一n型外延层内，用以提高第一n型外延层的耐压，这样在不影响半导体超结功率器件的耐压的条件下，可以降低第一n型外延层和第二n型外延层的电阻率，从而可以降低半导体超结功率器件的导通电阻。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。