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[发明专利]半导体器件及其形成方法-CN202210404050.0在审
发明人：徐屹东;张超;许乐;陈林;付文 -专利权人：格科微电子（上海）有限公司
申请日： 2022-04-18 - 公布日： 2022-08-05 - 主分类号： H01L27/146 文献下载
摘要：一种半导体器件及其形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一区域、第二区域以及第三区域；形成第一栅氧化层，所述第一栅氧化层覆盖所述半导体衬底的表面；去除所述第二区域表面的第一栅氧化层，或者去除所述第二区域以及第三区域表面的第一栅氧化层；形成第二栅氧化层，所述第二栅氧化层覆盖所述半导体衬底；去除所述第三区域表面的栅氧化层；形成第三栅氧化层，所述第三栅氧化层覆盖所述半导体衬底；其中，所述第二区域表面的栅氧化层的厚度以及所述第三区域表面的栅氧化层的厚度均小于所述第一区域表面的栅氧化层的厚度本发明可以在不增加晶体管面积的情况下改变部分晶体管的栅氧化层的厚度，提高晶体管的品质。
半导体器件及其形成方法

[发明专利]半导体结构及其制备方法-CN202210603975.8有效
发明人：沈安星;张有志;易舜 -专利权人：广州粤芯半导体技术有限公司
申请日： 2022-05-31 - 公布日： 2023-03-24 - 主分类号： H10B41/35 文献下载
摘要：半导体结构包括：衬底，衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于选择栅区域的上表面；第二栅氧化层，位于控制栅区域的上表面；第二栅氧化层的厚度大于第一栅氧化层的厚度；选择栅极结构，位于第一栅氧化层的上表面；控制栅极结构，位于第二栅氧化层的上表面。本发明的半导体结构减薄了第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
半导体结构及其制备方法

[发明专利]半导体结构形成方法-CN201810014996.X在审
发明人：张红伟;孟宪宇;吴宗祐;吴孝哲;林宗贤 -专利权人：德淮半导体有限公司
申请日： 2018-01-08 - 公布日： 2018-09-21 - 主分类号： H01L21/336 文献下载
摘要：一种半导体结构形成方法，包括：提供基底；在所述基底表面形成栅氧化层；在所述栅氧化层内注入掺杂元素，所述掺杂元素适于提高所述栅氧化层的介电系数；注入掺杂元素后，采用激光表面处理工艺对所述栅氧化层进行处理。本发明可修复所述栅氧化层内的悬空键，有助于提高所述掺杂元素的稳定性；另外本发明不仅可以在栅氧化层表面形成非晶化层以有效减少栅氧化层内靠近表面的掺杂元素的挥发，同时还可以显著减少栅氧化层内的掺杂元素朝栅氧化层与基底间的界面扩散
栅氧化层掺杂元素半导体结构基底激光表面处理栅氧化层表面非晶化层基底表面界面扩散介电系数有效减少可修复悬空键挥发

[发明专利]半导体器件制备方法-CN202210643959.1在审
发明人：叶家明;李庆民;林滔天;葛成海;祝进专 -专利权人：合肥新晶集成电路有限公司
申请日： 2022-06-09 - 公布日： 2022-07-08 - 主分类号： H01L21/28 文献下载
摘要：所述半导体器件制备方法，包括以下步骤：提供衬底；采用炉管工艺，在衬底上形成第一栅氧化层；采用热氧化工艺，基于衬底靠近第一栅氧化层的部分，形成第二栅氧化层；其中，第一栅氧化层和第二栅氧化层共同构成栅氧化层在栅氧化层远离衬底的表面形成栅极。上述半导体器件制备方法中，既保证了可以制备所需的栅氧化层厚度，又保证了衬底表面的栅氧化层具有相当高的质量，进而减小了半导体器件的热载流子效应，使得半导体器件的性能达到最佳化。此外，由于衬底表面的栅氧化层是热氧化工艺制备的，故栅氧化层的均匀性好，有利于提高半导体器件的耐压能力。
半导体器件制备方法

[发明专利]一种闪存半导体器件的形成方法-CN202211512258.0在审
发明人：梁海林;曹子贵;张连宝;王卉 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-11-29 - 公布日： 2023-03-21 - 主分类号： H10B41/30 文献下载
摘要：本发明提出了一种闪存半导体器件的形成方法，在所述半导体衬底的整个表面上依次形成有耦合氧化层和浮栅层，在所述浮栅层的表面上还形成有内部具有一开口的堆叠材料层和侧墙材料层，在所述开口的内壁上及侧墙材料层的表面上沉积预设厚度的浮栅氧化层，对所述浮栅氧化层进行APM清洗工艺，以均匀去除预设厚度的浮栅氧化层，对进行所述APM清洗工艺后所剩余的浮栅氧化层、浮栅层以及耦合氧化层进行干法刻蚀，形成浮栅尖端。本发明通过在热氧化工艺沉积浮栅氧化层后对浮栅氧化层进行APM清洗工艺降低了浮栅氧化层的厚度，使得形成的所述浮栅尖端所暴露出的长度控制在目标阈值范围内，最终增加浮栅的性能，进而改善闪存器件的读写干扰问题。
一种闪存半导体器件形成方法

[发明专利]具有黑磷沟道层的低接触电阻率FinFET及其制备方法-CN201611100748.4有效
发明人：刘源;保罗·邦凡蒂 -专利权人：上海新昇半导体科技有限公司
申请日： 2016-12-05 - 公布日： 2020-08-07 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种具有黑磷沟道层的低接触电阻率FinFET及其制备方法，制备方法包括如下步骤：1）提供半导体衬底，在半导体衬底表面形成背栅，并在背栅外围的半导体衬底表面形成衬底氧化层；2）在步骤1）得到的结构表面形成背栅氧化层，背栅氧化层覆盖背栅及衬底氧化层的表面；3）在背栅氧化层表面形成黑磷沟道层；4）在黑磷沟道层表面形成前栅结构，前栅结构横跨背栅，并沿垂直于背栅长度的方向延伸；5）在前栅结构两侧的背栅上方形成源极及漏极，源极及漏极沿背栅的长度方向延伸。本发明的具有黑磷沟道层的低接触电阻率FinFET通过将黑磷形成沟槽材料层可以有效降低其接触电阻率。
具有黑磷沟道接触电阻率 finfet 及其制备方法

[发明专利]闪存器件的形成方法-CN201910001500.X有效
发明人：刘宪周 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-01-02 - 公布日： 2021-10-26 - 主分类号： H01L21/336 文献下载
摘要：一种闪存器件的形成方法，包括：提供基底，基底表面具有浮栅层；在浮栅层表面形成控制栅，所述控制栅内具有暴露出浮栅层的第一开口；在第一开口的侧壁形成第一氧化层和位于第一氧化层表面的材料层；氧化所述材料层，在所述第一开口侧壁的控制栅表面形成第二氧化层；以控制栅和第二氧化层为掩膜，刻蚀浮栅层，直至暴露出基底，形成浮栅以及位于浮栅之间的第二开口；在所述第一开口和第二开口内形成字线。所述方法形成的闪存器件能够平衡控制栅和字线之间的击穿电压以及控制栅对浮栅的控制作用。
闪存器件形成方法

[发明专利]一种射频VDMOS晶体管的栅与场板结构及其制备方法-CN202211086104.X在审
发明人：赵杨杨;刘洪军 -专利权人：中国电子科技集团公司第五十五研究所
申请日： 2022-09-06 - 公布日： 2022-11-18 - 主分类号： H01L29/78 文献下载
摘要：本发明是一种射频VDMOS晶体管的栅与场板结构及其制备方法，包括硅衬底、外延层，其中，所述外延层位于所述硅衬底之上；氧化层，其中所述氧化层位于所述外延层表面的部分区域；栅氧化层，所述栅氧化层位于所述氧化层以外的外延层表面；多晶硅，所述多晶硅位于所述氧化层表面以及两侧的栅氧化层表面。本发明提出的栅与场板的一体化结构，可以将栅合金工艺转移到场板上，无需再对精细的栅条进行合金，降低了合金工艺的制造难度。
一种射频 vdmos 晶体管板结及其制备方法

[发明专利]一种上下结构的屏蔽栅MOSFET器件的制作方法-CN202111158564.4在审
发明人：陈雪萌;王艳颖;钱晓霞;汤艺 -专利权人：上海道之科技有限公司
申请日： 2021-09-30 - 公布日： 2022-02-11 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种上下结构的屏蔽栅MOSFET的制作方法，该制作方法包括如下步骤：选定的外延硅衬底上进行沟槽刻蚀；通过热氧化或热氧化加沉积氧化层方式制备场氧化层；屏蔽栅多晶硅填充后做第一次回刻至硅表面；沉积氮化硅硬掩模层，接下来做有源区光刻及刻蚀，在氮化硅层上留下有源区窗口。之后在有源区窗口内做场氧化层湿法刻蚀，并进行第二次屏蔽栅多晶硅回刻，屏蔽栅多晶硅第二次回刻后其表面低于沟槽内场氧化层表面0.1微米；再用湿法刻蚀去掉硅表面的氧化层及沟槽中部分场氧化层，使沟槽中屏蔽栅与场氧层的高度差在0.2微米以内；然后对沟槽侧壁及屏蔽栅同时进行氧化，形成栅氧化层和栅间氧化层；栅多晶硅填充和回刻形成控制栅。
一种上下结构屏蔽 mosfet 器件制作方法

[发明专利]一种浮栅及其制作方法-CN201410836980.9有效
发明人：刘钊;熊涛;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-12-24 - 公布日： 2019-03-26 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及半导体制造技术领域，尤其涉及一种浮栅及其制作方法。该制作方法可以包括：提供衬底，并在衬底上依次形成浅沟槽氧化层和浮栅层；对浮栅层进行化学机械研磨处理，以去除浅沟槽氧化层上的浮栅；对剩下的浮栅层进行回刻蚀处理，得到具有稳定表面织构的浮栅层；对浅沟槽氧化层进行刻蚀处理，并在刻蚀处理后的浅沟槽氧化层和具有稳定表面织构的浮栅层上形成绝缘层；在绝缘层上形成控制栅层。该方法通过去除浮栅表面因为化学机械研磨而产生的表面缺陷，提高了浮栅层的表面稳定性，即提高了浮栅上表面层的激活能，使随后形成的绝缘层可以与浮栅层有良好的接触，改善了浮栅器件的电子保持性，提高了浮栅器件的质量
一种及其制作方法

[发明专利]晶体管及其形成方法-CN201310011753.8有效
发明人：邓浩 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-01-11 - 公布日： 2014-07-16 - 主分类号： H01L21/336 文献下载
摘要：一种晶体管及其形成方法，其中，晶体管包括：第二衬底；位于第二衬底上的第二氧化层；位于第二氧化层上的背栅，所述背栅中形成有开口；位于开口底部的第一氧化层，所述第一氧化层的上表面低于所述开口两侧背栅的上表面；位于所述开口两侧背栅上的第四氧化层；位于第一氧化层上且由开口侧壁向中心依次设置的背栅介质层、有源区和顶栅介质层；位于背栅介质层、有源区和顶栅介质层顶部的侧墙，所述侧墙的上表面高于所述第四氧化层；位于顶栅介质层之间的第一氧化层以及侧墙和部分第四氧化层上的顶栅
晶体管及其形成方法

[发明专利]沟槽栅半导体器件及其制造方法-CN201911000301.3有效
发明人：杨继业;赵龙杰;李昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-10-21 - 公布日： 2023-10-20 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种沟槽栅半导体器件，沟槽栅包括形成于半导体衬底中沟槽、形成于所述沟槽的底部表面和侧面的栅氧化层；栅氧化层由第一氧化层和第二氧化层叠加而成；第一氧化层为炉管热氧化层；第二氧化层为PECVD氧化层；栅氧化层具有通过RTA处理的热致密结构；利用沟槽中形成的PECVD氧化层具有底部表面的厚度大于侧面厚度的特性，使栅氧化层具有位于沟槽的底部表面的厚度大于位于沟槽的侧面的厚度的结构。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高器件的BVGSS，同时不影响器件的阈值电压，工艺简单且成本低。
沟槽半导体器件及其制造方法

[发明专利]一种LDMOS器件及其制作方法和应用-CN202210545637.3在审
发明人：汪之涵;傅俊寅;杜蕾 -专利权人：深圳基本半导体有限公司
申请日： 2022-05-19 - 公布日： 2022-09-30 - 主分类号： H01L29/06 文献下载
摘要：LDMOS器件包括衬底、P阱区、N阱区、Ptop层、场氧化层、源区P+、源区N+、漏区N+、栅氧化层和多晶硅栅；其中，N阱区的表面高于P阱区的表面，栅氧化层包括覆于P阱区靠近N阱区的表面的第一栅氧化层、覆于N阱区靠近P阱区的表面的第二栅氧化层以及连接第一栅氧化层与第二栅氧化层的第三栅氧化层，多晶硅栅覆于栅氧化层，Ptop层远离场氧化层的表面高于源区N+。本申请使得Ptop层与P阱区相互错位，而在Ptop层与P阱区的错位程度逐渐增大的过程中，Ptop层与P阱区之间所寄生出的Jfet区会逐渐缩小，甚至消除，从而能够有效地减小LDMOS器件的导通电阻及相应的导通功耗
一种 ldmos 器件及其制作方法应用

[发明专利]栅氧化层的形成方法-CN202110410686.1有效
发明人：赵旭东;余晴;唐怡 -专利权人：华虹半导体（无锡）有限公司;上海华虹宏力半导体制造有限公司
申请日： 2021-04-14 - 公布日： 2022-10-28 - 主分类号： H01L21/28 文献下载
摘要：本申请公开了一种栅氧化层的形成方法，涉及半导体制造领域。该栅氧化层的形成方法包括通过炉管湿氧化工艺在硅衬底表面形成第一层氧化层；通过快速热氧化工艺在所述第一层氧化层表面形成第二层氧化层，所述第一层氧化层和所述第二层氧化层构成栅氧化层；解决了目前栅氧化层的制作过程容易导致的栅氧化层‑硅衬底界面的界面陷阱电荷问题；达到了降低了硅衬底和栅氧化层的界面中的氮含量，保证器件性能的效果。
氧化形成方法

[发明专利]一种碳化硅栅极氧化层的制备方法以及相应的器件-CN202211507022.8有效
发明人：宋立辉;皮孝东;刘帅;熊慧凡;茆威威 -专利权人：浙江大学杭州国际科创中心
申请日： 2022-11-29 - 公布日： 2023-04-14 - 主分类号： H01L21/04 文献下载
摘要：本发明涉及碳化硅技术领域，公开了一种碳化硅栅极氧化层的制备方法以及相应的器件，首先利用低压化学气相沉积法在所述碳化硅外延表面形成第一栅氧化层，再利用热氧化法透过第一栅氧化层在所述碳化硅外延表面形成第二栅氧化层，从而得到由第一栅氧化层和第二栅氧化层组成的栅极氧化层；其中，所述第一栅氧化层的厚度为所述栅极氧化层厚度的1/6‑1/5；使得在降低碳空位等缺陷的同时又可以有效防止漏电及保证较高的栅氧可靠性。
一种碳化硅栅极氧化制备方法以及相应器件

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