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[发明专利]一种高压多次外延型超结MOSFET的结构及制造方法-CN201910373791.5在审
发明人：薛璐;王颖菲;张海涛 -专利权人：无锡紫光微电子有限公司
申请日： 2019-05-07 - 公布日： 2019-07-12 - 主分类号： H01L29/78 文献下载
摘要：本发明属于半导体器件的制造技术领域，涉及一种高压多次外延型超结MOSFET的结构，超结器件单元包括第一导电类型第一外延层及第一导电类型衬底，在第一导电类型第一外延层上设有第一导电类型第二外延层，第一导电类型第二外延层内设有第二导电类型体区，在第二导电类型体区下方设有第二导电类型柱，第二导电类型柱从第二导电类型体区底部穿过第一导电类型第二外延层延伸至第一导电类型第一外延层内，且第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm；本发明通过多次外延工艺，生长两种不同电阻率的外延层，通过调整P型柱深入N型第一外延层的深度、调整N型第一外延层和N型第二外延层的电阻率和厚度，可以实现更高的耐压能力。
外延层第一导电类型导电类型体区超结MOSFET 电阻率半导体器件超结器件耐压能力外延工艺衬底制造穿过生长延伸

[发明专利]基于外延生长工艺的环绕N+区浮结功率器件及其制备方法-CN202210422245.8在审
发明人：何艳静;周瑜;汤晓燕;袁昊;张玉明;宋庆文;刘延聪;许允亮 -专利权人：西安电子科技大学
申请日： 2022-04-21 - 公布日： 2022-08-05 - 主分类号： H01L21/205 文献下载
摘要：本发明公开了一种基于外延生长工艺的环绕N+区浮结功率器件及其制备方法，该方法包括：提供N++衬底；在衬底的一侧表面生长第一N‑外延层；在第一N‑外延层的上表面生长外延结构，外延结构包括至少一层第二N‑外延层和至少一层N+掺杂区，第二N‑外延层包括下部N‑外延层和上部N‑外延层，N+掺杂区包括下部N+掺杂区和上部N+掺杂区，下部N‑外延层包括多个第一P+浮结，下部N+掺杂区包括多个第二P+浮结；在外延结构的上表面生长第三N‑外延层；在第三N‑外延层的上表面制作第一电极，并在衬底下表面制作第二电极。
基于外延生长工艺环绕区浮结功率器件及其制备方法

[实用新型]一种高压多次外延型超结MOSFET的结构-CN201920638621.0有效
发明人：薛璐;王颖菲;张海涛 -专利权人：无锡紫光微电子有限公司
申请日： 2019-05-07 - 公布日： 2020-01-21 - 主分类号： H01L29/78 文献下载
摘要：本实用新型属于半导体器件的制造技术领域，涉及一种高压多次外延型超结MOSFET的结构，超结器件单元包括第一导电类型第一外延层及第一导电类型衬底，在第一导电类型第一外延层上设有第一导电类型第二外延层，第一导电类型第二外延层内设有第二导电类型体区，在第二导电类型体区下方设有第二导电类型柱，第二导电类型柱从第二导电类型体区底部穿过第一导电类型第二外延层延伸至第一导电类型第一外延层内，且第二导电类型柱深入到第一导电类型第一外延层内的深度不超过5μm；本实用新型通过多次外延工艺，生长两种不同电阻率的外延层，通过调整P型柱深入N型第一外延层的深度、调整N型第一外延层和N型第二外延层的电阻率和厚度，可以实现更高的耐压能力。
外延层第一导电类型导电类型体区本实用新型电阻率半导体器件超结MOSFET 超结器件耐压能力外延工艺衬底穿过生长延伸制造

[发明专利]增强型GaN基功率晶体管器件及其制作方法-CN201611161073.4在审
发明人：黄森;刘新宇;康玄武;王鑫华;魏珂 -专利权人：中国科学院微电子研究所
申请日： 2016-12-15 - 公布日： 2017-05-31 - 主分类号： H01L21/335 文献下载
摘要：所述方法包括在衬底上生长第一轻掺杂N型GaN外延层；在第一轻掺杂N型GaN外延层上生长P型GaN外延层；对P型GaN外延层和第一轻掺杂N型GaN外延层刻蚀，形成贯穿P型GaN外延层或贯穿P型GaN外延层并伸入第一轻掺杂N型GaN外延层的刻蚀图形；在所述P型GaN外延层上生长第二轻掺杂N型GaN外延层；在第二轻掺杂N型GaN外延层上生长Al(In，Ga)N薄势垒层，形成薄势垒Al(In，Ga)N/GaN异质结构；在薄势垒异质结构上生长钝化层采用外延技术形成薄势垒异质结构，避免了采用槽栅刻蚀技术来减小势垒层厚度的问题，在薄势垒层表面淀积钝化层，有效提高了薄势垒异质结构势垒栅极区域以外的二维电子气密度。
增强 gan 功率晶体管器件及其制作方法

[实用新型]快恢复外延型二极管-CN201120564312.7有效
发明人：刘利峰;张景超;吴迪;林茂;戚丽娜 -专利权人：江苏宏微科技有限公司
申请日： 2011-12-29 - 公布日： 2012-08-29 - 主分类号： H01L29/861 文献下载
摘要：本实用新型涉及一种快恢复外延型二极管，包括依次相连接的金属阴极层、N+衬底硅片、N型外延层、P型外延层和P+型外延层，且终端台面上具有台面硅槽，台面硅槽穿过P+型外延层和P型外延层并延伸至N型外延层内，设置在台面硅槽内的玻璃钝化层延伸至P+型外延层顶面，且玻璃钝化层上设有窗口，设置在玻璃钝化层上部的金属阳极层穿过玻璃钝化层上的窗口与P+型外延层连接。本实用新型采用多层处延层，因此能精确控制各外延层的杂质浓度和厚度，能缩短了工艺流程，因此快恢复外延型二极管参数的均匀性、一致性、重复性都很好更，容易实现快恢复二极管的低正向压降、超快速、软恢复特性等高品质特征
恢复外延二极管

[发明专利]一种基于砷化镓衬底的平面式LED外延结构及其制作方法-CN201810285397.1有效
发明人：万金平;于天宝 -专利权人：江西壹创军融光电科技有限公司
申请日： 2018-04-02 - 公布日： 2020-08-07 - 主分类号： H01L33/00 文献下载
摘要：一种基于砷化镓衬底的平面式LED外延结构及其制作方法，所述外延结构从下向上依次为：N型GaAs衬底层、N型GaAs缓冲层、P型GaAs外延层、N型GaAs外延层、N型AlInP限制层、MQW量子阱发光层、P型AlInP限制层和P型GaP窗口层。其制作方法包括（1）提供GaAs衬底并清洗；（2）生长P‑GaAs外延层；（3）生长N‑GaAs外延层；（4）生长N‑GaAs外延层；（5）生长N‑AlInP外延层；（6）生长MQW发光层；（7）生长P‑AlInP外延层；（8）生长P‑GaP外延层。本发明通过利用反向NP结形成发光MQW量子阱发光层和衬底材料的电性隔离，同时设计了较薄的P型GaP扩展层，有利于实现LED微显示矩阵的寻址电路，并防止了对发光单元的进行切割隔离时的单元像素的损伤、脱落，
一种基于砷化镓衬底平面 led 外延结构及其制作方法

[发明专利]半导体结构、半导体器件及其制造方法-CN202210623858.8在审
发明人：沙哈吉·B·摩尔;李承翰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-02 - 公布日： 2022-09-30 - 主分类号： H01L21/8238 文献下载
摘要：本文公开了用于增强诸如鳍式场效应晶体管(FET)或全环栅(GAA)FET的多栅极器件的性能的外延源极/漏极结构以及制造外延源极/漏极结构的方法。示例性源极/漏极结构从最顶部沟道层延伸至半导体衬底中一定深度。源极/漏极结构包括具有槽形顶面的未掺杂外延层、位于未掺杂外延层上方的第一掺杂外延层、位于第一掺杂外延层上方的第二掺杂外延层以及位于第二掺杂外延层上方的第三掺杂外延层。未掺杂外延层的厚度小于外延源极/漏极结构至半导体衬底中的深度。厚度和深度基于外延源极/漏极结构所属的有源区域的尺寸来调整，从而使得外延源极/漏极结构在优化性能的同时减轻短沟道效应。
半导体结构半导体器件及其制造方法

[发明专利]发光二极管的制作方法-CN201210126961.8无效
发明人：林忠欣 -专利权人：奇力光电科技股份有限公司;佛山市奇明光电有限公司
申请日： 2012-04-26 - 公布日： 2013-06-19 - 主分类号： H01L33/00 文献下载
摘要：本发明公开一种发光二极管的制作方法，其包括形成一外延结构于一外延基板的一第一侧之上；形成一反射层于外延结构之上；形成一第一接合层于反射层之上；提供一导电基板；形成一第二接合层于导电基板上，通过第一接合层与第二接合层以接合导电基板于反射层上；由外延基板的一第二侧移除部分外延基板及外延结构，以形成至少一通道；分离外延基板及外延结构；以及形成一隔离沟槽于外延结构，隔离沟槽暴露出反射层。
发光二极管制作方法

[实用新型]一种氮化镓异质结HEMT-CN201721126216.8有效
发明人：周炳 -专利权人：张家港意发功率半导体有限公司
申请日： 2017-09-04 - 公布日： 2018-04-20 - 主分类号： H01L29/778 文献下载
摘要：本实用新型公开了一种氮化镓异质结HEMT，包括衬底层、第一外延层、第二外延层、介质层、源极、栅极和漏极，所述第一外延层、第二外延层和介质层从下到上依次生长在衬底层上，所述第一外延层和第二外延层接触形成异质结，所述介质层上开设有源极孔和栅极孔，所述源极和栅极分别设置在源极孔和栅极孔内并分别与第二外延层接触，所述衬底层和第一外延层上开设有漏极孔，所述漏极设置在漏极孔内并与第一外延层接触。
一种氮化镓异质结 hemt

[发明专利]一种双层基区SiC NPN集成晶体管及其制作方法-CN201910089310.8有效
发明人：蒲红斌;唐新宇;王曦;安丽琪;刘青;李佳琪;杜利祥 -专利权人：西安理工大学
申请日： 2019-01-30 - 公布日： 2022-06-03 - 主分类号： H01L29/10 文献下载
摘要：本发明公开了一种双层基区SiC NPN集成晶体管，包括衬底，衬底的上端表面依次设置有第一外延层、第二外延层、第三外延层、第四外延层、第五外延层；第五外延层和第四外延层组成凸台三；第三外延层和第二外延层组成凸台二；第一外延层为凸台一；还包括钝化层，钝化层覆盖凸台三、凸台二和凸台一的外表面及衬底的上端表面；凸台三的上端表面设有电极一；凸台二的上端表面设有电极二；凸台三的上端表面设有有电极三。
一种双层 sic npn 集成晶体管及其制作方法

[发明专利]一种沟槽型DMOS管及其制备方法-CN200810224888.1无效
发明人：王新强;方绍明;赵亚民;刘鹏飞;陈勇;陈洪宁;张立荣 -专利权人：北大方正集团有限公司;深圳方正微电子有限公司
申请日： 2008-10-24 - 公布日： 2010-06-09 - 主分类号： H01L21/336 文献下载
摘要：沟槽型DMOS管的制备方法包括：在衬底上沉积一层与所述衬底的导电类型相同的第一外延层；在所述第一外延层上沉积一层与所述衬底的导电类型相同的第二外延层；所述第二外延层的杂质离子浓度小于所述第一外延层。沟槽型DMOS管包括：在衬底上有与所述衬底的导电类型相同的第一外延层；在所述第一外延层上有与所述衬底的导电类型相同的第二外延层；所述第二外延层的杂质离子浓度小于所述第一外延层。
一种沟槽 dmos 及其制备方法

[发明专利]形成半导体外延层的外延叠层的方法和晶片处理炉-CN202310031658.8在审
发明人： D.皮埃罗;K.侯本;S.范阿尔德;W.弗维杰;B.琼布罗德;C.德泽拉 -专利权人： ASM IP私人控股有限公司
申请日： 2023-01-10 - 公布日： 2023-07-14 - 主分类号： H01L21/02 文献下载
摘要：提供了用于在多个衬底上形成外延叠层的方法和晶片处理炉。在优选实施例中，该方法包括向处理室提供多个衬底。执行多个沉积循环，从而在多个衬底上形成外延叠层。外延叠层包括多个外延对，每个外延对包括第一外延层和第二外延层。沉积循环包括第一沉积脉冲和第二沉积脉冲。第一沉积脉冲包括向处理室提供第一反应气体混合物，从而形成第一外延层，第二沉积脉冲包括向处理室提供第二反应气体混合物，从而形成第二外延层。
形成半导体外延方法晶片处理

[实用新型]一种多层外延的高频IGBT芯片-CN201721137174.8有效
发明人：薛涛;关仕汉 -专利权人：淄博汉林半导体有限公司
申请日： 2017-09-06 - 公布日： 2018-05-15 - 主分类号： H01L29/739 文献下载
摘要：一种多层外延的高频IGBT芯片，属于半导体制造技术领域。包括衬底以及依次位于衬底上方的缓冲外延层和漂移外延层，在漂移外延层的表面并排设置若干MOS结构，其特征在于：在所述的衬底以及缓冲外延层之间设置有半导体类型与衬底相同且掺杂浓度低于衬底的衬底上方外延层。在本多层外延的高频IGBT芯片中，通过设置低浓度掺杂的衬底上方外延层，在导通时进入缓冲外延层中的空穴的数量较少，关断时速度较快，减少了拖尾现象，有效提高了产品的工作频率。
一种多层外延高频 igbt 芯片

[发明专利]半导体元件及其制造方法-CN202010234917.3在审
发明人：时国昇;廖宏魁;刘振强 -专利权人：力晶积成电子制造股份有限公司
申请日： 2020-03-30 - 公布日： 2021-09-14 - 主分类号： H01L29/737 文献下载
摘要：半导体元件包括：第一外延层；第二外延层，设置于第一外延层上；第一半导体层，由第二外延层的上方往下延伸而接触第二外延层，其中第一半导体层的纵向延伸区域具有主体部以及在主体部下方且自主体部延伸至第二外延层的延伸部，且主体部的宽度大于延伸部的宽度；以及第二半导体层，设置于第二外延层上并侧向环绕第一半导体层的纵向延伸区域，其中第二半导体层的一部分延伸于第一半导体层的主体部与第二外延层之间，且交叠于第一半导体层的主体部与第二外延层
半导体元件及其制造方法

[发明专利]一种不易发生翘曲的大尺寸发光二极管外延片制作方法-CN201610273690.7有效
发明人：林志伟;陈凯轩;张永;汪洋;卓祥景;姜伟;童吉楚;方天足 -专利权人：厦门乾照光电股份有限公司
申请日： 2016-04-28 - 公布日： 2018-09-04 - 主分类号： H01L33/12 文献下载
摘要：本发明公开一种不易发生翘曲的大尺寸发光二极管外延片制作方法，在衬底上表面蒸镀AlN缓冲层；在AlN缓冲层上外延生长GaN缓冲层；在GaN缓冲层上外延生长复合缓冲层，反应温度至1000℃左右；复合缓冲层由GaN缓冲层和多层缓冲层构成；生长完复合缓冲层再升高外延生长温度至1050℃以上依次进行外延生长非故意掺杂层及第一型导电层；降低外延生长温度至低于800℃在第一型导电层上外延生长有源层；升高温度至900℃以上，在有源层上依次生长第二型导电层及欧姆接触层。本发明解决采用大尺寸衬底生长外延片过程中因温度变化导致翘曲变大而引起外延表面异常及电性能异常问题。
一种不易发生尺寸发光二极管外延制作方法