专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]像素架构和图像传感器-CN201910635416.3有效
  • M·罗斯莫伦;A·萨斯 - IMEC 非营利协会
  • 2019-07-15 - 2023-07-18 - H01L27/146
  • 中,其中所述电荷传输层包括偏置区域(121)以及与该偏置区域(121)相关联的电荷分配区域(120);连接到偏置区域(121)并向偏置区域(121)提供可选择的偏置电压的电连接(132);以及至少一个转移栅极(124、126),其中掺杂区域(122)和偏置区域(121)被不同地偏置以用于将所生成的电荷的传输朝向电荷分配区域(120)驱动,以及用于与至少一个转移栅极(124、126)一起控制电荷从电荷分配区域(120)到电荷节点(128、130)的转移
  • 像素架构图像传感器
  • [发明专利]半导体结构的制作方法-CN202211533534.1有效
  • 陈兴;黄普嵩 - 合肥晶合集成电路股份有限公司
  • 2022-12-02 - 2023-06-16 - H10B10/00
  • 该方法包括:提供基底,基底包括衬底以及相邻设置的第一晶体管和第二晶体管,第一晶体管包括第一栅极,第二晶体管包括第二栅极,第一栅极与第二栅极之间的衬底中具有共用掺杂区,且第一栅极和第二栅极的侧壁上覆盖有第一侧墙,共用掺杂区为第一晶体管的源区和第二晶体管的漏区,或共用掺杂区为第一晶体管的漏区和第二晶体管的源区;将第一侧墙减薄,得到覆盖第一栅极和第二栅极的侧壁上的第二侧墙;在衬底上形成应力层,以覆盖第一晶体管、第二晶体管、第二侧墙和共用掺杂区;将应力层中的应力转移至第一栅极、第二栅极和共用掺杂区;去除应力层中覆盖第二侧墙之外的部分,剩余的应力层形成保护层。
  • 半导体结构制作方法
  • [发明专利]具减低电压应力的栅极控制电路的电路-CN200910134532.3有效
  • 张泰亨 - 台湾积体电路制造股份有限公司
  • 2009-04-15 - 2009-12-02 - H03K19/094
  • 公开了一种在组件上具有减低电压应力的栅极控制输出电路的电路。在用于供应输出以控制转移栅极的金属氧化物半导体晶体管的电路中,提供第一和第二箝制电路。第一箝制电路可确保耦接泵电压至输出的P型金属氧化物半导体晶体管的栅极和源极/漏极与漏极/源极之间的电压不超过预定电压,而第二箝制电路则可确保在N型金属氧化物半导体晶体管的栅极与耦接于该N型金属氧化物半导体晶体管的漏极上述箝制电路可通过确保介于栅极与源极/漏极和漏极/源极端之间的电压不超过预定的电压,而避免晶体管的栅极应力的问题。
  • 减低电压应力栅极控制电路电路
  • [发明专利]电荷积分多线性图像传感器-CN201210056894.7有效
  • F·迈耶尔 - E2V半导体公司
  • 2012-01-20 - 2012-08-01 - H01L27/148
  • 根据本发明,像素包括覆盖半导电层(12)的一连串数个绝缘栅极G1i、G2i、G3i、G4i,一个像素的栅极通过栅极的狭窄的未覆盖的间隙彼此分离并与另一线的相邻像素的栅极分离,并且该所述一个像素的栅极包括由第一类型(p)的掺杂表面区域(16)覆盖的第二类型导电性的掺杂区域(14,n型);表面区域保持在同一参考电势;相邻栅极之间的狭窄间隙的宽度使得:当栅极维持将电荷从一个像素转移到下一个像素所必需的交替的电势时,第二类型的区域的内部电势在狭窄间隙的整个宽度上被更改
  • 电荷积分线性图像传感器
  • [发明专利]一种减小栅极多晶硅头对头关键尺寸的方法-CN201710761501.5在审
  • 陆连;陈伏宏;李全波 - 上海华力微电子有限公司
  • 2017-08-30 - 2018-01-12 - H01L21/3213
  • 本发明提供一种减小栅极多晶硅头对头关键尺寸的方法,包括于Si‑ARC层的上表面涂设一具有预设光刻图案的光刻胶层;以光刻胶层为掩膜对Si‑ARC层进行刻蚀以将预设光刻图案装转移至Si‑ARC层;去除光刻胶层,以Si‑ARC层为掩膜对SOC材料层进行刻蚀以将预设光刻图案装转移至SOC材料层,Si‑ARC层、SOC材料层以及介质层构成一凹槽;沉积一预定厚度的碳氢集合物层;去除位于Si‑ARC层的上表面以及凹槽的底面的碳氢集合物层;去除Si‑ARC层,以SOC材料层为掩膜对介质层进行刻蚀以将预设光刻图案转移至介质层;去除SOC材料层,以介质层为掩膜对多晶硅层进行刻蚀以将预设光刻图案转移至多晶硅层。本发明的有益效果提高工艺精度,减小栅极多晶硅头对头关键尺寸。
  • 一种减小栅极多晶对头关键尺寸方法
  • [发明专利]半导体制造方法-CN201310215647.1有效
  • 殷华湘;秦长亮;朱慧珑 - 中国科学院微电子研究所
  • 2013-05-31 - 2018-04-03 - H01L21/336
  • 本发明提供了一种FinFET制造方法,在去除假栅极层和假栅极绝缘层之后,在外延腔中,采用HCl或H2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀,避免了现有工艺中的缺陷,在保护沟道区域、栅极侧墙以及ILD层的同时,能够精确控制选择性刻蚀的量,有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成;同时,减少了晶片转移次数,避免了晶片沾污。
  • 半导体制造方法
  • [发明专利]一种多值存储器-CN202110159606.X在审
  • 黄琨;赵立新;彭文冰 - 格科微电子(上海)有限公司
  • 2021-02-05 - 2022-08-09 - H01L27/11521
  • 本发明实施例公开了一种多值存储器,该多值存储器包括:多个存储子列;每个存储子列包括浮置扩散区和多个存储单元;所述存储单元至少包括:电荷存储区和对应的转移晶体管;所述转移晶体管的部分沟道为垂直方向,通过位于转移晶体管沟道两侧的多晶硅栅极结构,控制转移晶体管电荷在所述浮置扩散区和所述电荷存储区之间的转移。本发明实施例通过将部分沟道为垂直方向的转移晶体管应用于多值存储器,并将光电二极管作为电荷存储区,提高转移晶体管整合密度的同时,降低了芯片制备的成本。
  • 一种存储器

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