[发明专利]柱状半导体装置的制造方法在审

申请号：	201880098242.5	申请日：	2018-10-01
公开（公告）号：	CN112840449A	公开（公告）日：	2021-05-25
发明（设计）人：	舛冈富士雄;原田望	申请（专利权）人：	新加坡优尼山帝斯电子私人有限公司
主分类号：	H01L21/8244	分类号：	H01L21/8244;H01L27/11
代理公司：	北京戈程知识产权代理有限公司 11314	代理人：	程伟;王锦阳
地址：	新加坡179098柏***	国省代码：	暂无信息
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摘要：	于P+层(4a)上形成顶部具有遮罩材料层(6a)的带状Si柱(8)。然后形成接触于带状Si柱(8)的侧面与N+层(3a、5a)、P+层(4a)的表面且顶部具有遮罩材料层(13a、13b)的SiGe层(15a、15b)。然后形成接触于SiGe层(10aa、10bb)的侧面与N+层(3a、5a)的表面且顶部具有遮罩材料层(16a、16b)的Si层(15a、15b)。然后以遮罩材料层(6a、13a、13b、16a、16b)作为遮罩来去除Si层(15a、15b)的底部外周而形成带状Si柱(15aa、15bb)。然后去除遮罩材料层(13a、13b)、SiGe层(10aa、10bb)。然后于带状Si柱(8、15aa、15bb)形成Y方向分离的Si柱。
搜索关键词：	柱状半导体装置制造方法
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摘要：本发明提供一种自对准双重图形结构的芯轴移除方法，在第一、第二区域上形成多个芯轴结构；沉积第一膜层并刻蚀使第一、第二芯轴结构顶部的第一膜层及芯轴刻蚀停止层上的第一膜层被去除，在第一、第二芯轴结构侧壁形成第一侧墙；形成有机介电质层覆盖第一、第二芯轴结构；形成含硅抗反射层；将第一区域的含硅抗反射层暴露；去除第一区域上的含硅抗反射层和有机电介质层；去除第一芯轴结构上的第一侧墙；去除第二区域的有机电介质层；沉积第二膜层覆盖第一、第二芯轴结构；去除第一芯轴结构上的第二膜层；在第一芯轴结构的侧壁形成第二侧墙；去除第一、第二芯轴结构；形成相互间隔排布的第一侧墙以及相互间隔排布的第一、第二侧墙的组合结构。

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摘要：本发明提供了一种静态存储单元的形成方法及静态存储单元，首先单独对所述鳍部中的源极区域执行第一离子注入工艺，然后再对所述源极区域及漏极区域执行第二离子注入工艺，以形成源极和漏极，使所述源极的掺杂浓度较所述漏极的掺杂浓度大，后续对静态存储单元进行读写操作时，所述源极到所述漏极的电流与所述漏极到所述源极的电流是不相等的，即读取电流与写入电流不相等，进而降低了读/写裕量，提高了器件的可靠性和性能。

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摘要：本发明涉及半导体器件鳍体的形成方法，涉及半导体集成电路制造技术，在形成第二侧墙后，通过精细去除工艺将与有效第二侧墙两侧相邻的至少一根第二侧墙去除，使与有效第二侧墙两侧相邻的至少一根第二侧墙不传递到待图案化层，而避免了在形成鳍体后再通过精细去除工艺去除有效鳍体两侧的鳍体，而降低了精细去除工艺难度及对精细去除工艺的要求，并在形成待图案化层上的多个分立图案后通过粗糙去除工艺将有效第二侧墙对应的分立图案之外的分立图案的部分刻蚀掉，如此将精细去除工艺与粗糙去除工艺分开进行，而降低了两步去除工艺的难度。

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摘要：本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供衬底，所述衬底包括第一晶体管和第二晶体管，所述第一晶体管包括第一金属栅结构，所述第二晶体管包括第二金属栅结构，所述第一金属栅结构和所述第二金属栅结构之间形成有第一介质层；在第一金属栅结构、第二金属栅结构及第一介质层的表面形成第二介质层；刻蚀第二介质层，形成开口，开口暴露第一介质层的表面、第一金属栅结构和第二金属栅结构的部分表面；在开口中形成金属连接层，金属连接层连接第一金属栅结构和第二金属栅结构。本申请技术方案的半导体结构及其形成方法能够解决两个共用金属栅极的晶体管间阈值电压相互影响的问题。

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摘要：在SRAM单元的形成中，形成带状接触孔(C3)，该带状接触孔(C3)于俯视时并不与形成于Si柱(6a、6c、6d、6f)的顶部的外周及上方的N+层(32a、32c、32d、32af)重叠，且与连接在Si柱(6b、6e)的顶部的P+层(32b、32e)上的W层(33b、33e)的一部分重叠，且在X方向、Y方向都相连，且在Y方向延伸。然后，形成通过接触孔(C3)而连接P+层(32b、32e)的电源配线金属层(Vdd)。然后，在形成电源配线金属层(Vdd)之后，形成于俯视时与电源配线金属层(Vdd)正交的字符配线金属层(WL)。

柱状半导体装置及其制造方法-202080050298.0
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摘要：覆盖Si柱(6b、6e)的顶部整体，而且于俯视观察时与Si柱(6b、6e)自行对准地形成等宽地包围Si柱(6b、6e)的P+层(32b、32e)，另外，在P+层(32b、32e)上形成W层(33b、33e)，另外，形成与W层33b、33e)各自的一部分区域相接且朝Y方向延伸的带状接触孔(C3)，且以填埋带状接触孔(C)的方式形成电源配线金属层Vdd)。于俯视观察时，W层(33b、33e)的一部分区域呈现出朝带状接触孔的外侧突出的形状。

柱状半导体装置的制造方法-201980097204.2
发明人：舛冈富士雄;原田望 -专利权人：新加坡优尼山帝斯电子私人有限公司
申请日： 2019-06-05 - 公布日： 2022-01-14 - 主分类号： H01L21/8244
摘要：Si柱(6a、6b、6c)中的Si柱(6b、6c)的栅极TiN层(24b)于垂直方向上以通道长度整体地接触。在Si柱(6a、6b、6c)、及位于其顶部上的顶部上形成包围遮罩材料层(7a、7b、7c)而且彼此离开的SiO2层(28a、28b、28c)。接着，以包围SiO2层(28a、28b、28c)的方式形成SiN层(29)。接着，将遮罩材料层(7a、7b、7c)和SiO2层(28a、28b、28c)予以去除。接着，通过选择磊晶结晶成长法，以包围Si柱(6a、6b、6c)的顶部的方式形成其上表面较SiN层(29)的上表面位置为低的P+层(32b)、N+层(32a、32c)。

半导体器件以及制造集成电路的方法-202110245909.3
发明人：萧有呈;胡智翔;王茹毓;陈蓉萱;江庭玮 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-05 - 公布日： 2022-01-14 - 主分类号： H01L21/8244
摘要：一种半导体器件包含至少一个存储器单元和至少一个逻辑单元。该至少一个逻辑单元紧邻至少一个存储器单元设置且包含多个鳍。该多个鳍分为用于形成晶体管的多个鳍组。多个鳍组的两个相邻组之间的距离不同于多个鳍组的另两个相邻组之间的距离。本发明还公开了一种制造集成电路的方法。

静态随机存取存储（SRAM）器件及其相关的制造方法和系统-201711291141.3
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申请日： 2017-12-08 - 公布日： 2021-12-28 - 主分类号： H01L21/8244
摘要：本发明的实施例提供了静态随机存取存储(SRAM)器件及其相关的制造方法和系统。在衬底上方形成多个栅极堆叠件。通过介电结构围绕栅极堆叠件。在介电结构上方形成多个接触线阻挡图案。使用三个或多个光刻掩模形成接触线阻挡图案。在介电结构中形成多个沟槽。接触线阻挡图案用作介电结构的保护掩模，以防止在介电结构的位于接触线阻挡图案下方的部分中形成沟槽。用导电材料填充沟槽以形成SRAM器件的多条接触线。

一种SRAM及其制造方法和电子装置-201810570594.8
发明人：王楠 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2018-06-05 - 公布日： 2021-12-21 - 主分类号： H01L21/8244
摘要：本发明提供一种SRAM及其制造方法和电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有第一鳍片结构和第二鳍片结构；在半导体衬底上形成彼此间隔设置的第一伪栅极结构和第二伪栅极结构，其中，第一伪栅极结构横跨第一鳍片结构以及第二鳍片结构，第二伪栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域；在第一伪栅极结构两侧的所述第二鳍片结构中、以及所述第二伪栅极结构两侧的第二鳍片结构中形成应力外延层；去除第一伪栅极结构和第二伪栅极结构，以分别形成第一栅极凹槽和第二栅极凹槽；去除第二栅极凹槽中露出的部分第二鳍片结构，以形成第一沟槽；形成第一金属栅极结构和第二金属栅极结构。

静态随机存取存储元件的制作方法-202110942754.9
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申请日： 2017-09-20 - 公布日： 2021-12-07 - 主分类号： H01L21/8244
摘要：本发明公开一种静态随机存取存储元件的制作方法，其步骤包含在一存储单元上形成两个作为载入晶体管的P通道栅、两个作为驱动晶体管的N通道栅、以及两个作为存取晶体管的N通道栅。在一虚置单元上形成至少一第一虚置栅，该第一虚置栅位于该基底上并邻近其中一该作为存取晶体管的N通道栅。在该存储单元上形成一位线节点，该位线节点位于该第一虚置栅与该作为存取晶体管的N通道栅之间。在该虚置单元上形成一金属层电连接至该第一虚置栅以及一接地电压。以及在该虚置单元上形成一第二虚置栅，该第二虚置栅邻近该第一虚置栅，且该第二虚置栅与其中一该作为载入晶体管的P通道栅以及该作为驱动晶体管的N通道栅以该位线节点为中心对称。

柱状半导体装置及其制造方法-201980095108.4
发明人：舛冈富士雄;原田望;李伊索 -专利权人：新加坡优尼山帝斯电子私人有限公司
申请日： 2019-04-05 - 公布日： 2021-11-19 - 主分类号： H01L21/8244
摘要：在SRAM单元中，上段的Si柱列(6a至6e)的选择SGT的Si柱(6a)位于X方向的左端。下段的Si柱列(6f至6j)的选择SGT的Si柱(6j)位于右端。于俯视观察时，接触孔(47a)的朝Y方向延伸的宽度中，存在有下段的Si柱(6g)。另外，于俯视观察时，接触孔(47b)的朝Y方向延伸的宽度中，存在有上段的Si柱(6d)。在上段中，属于负载SGT与驱动SGT的栅极电极的TiN层(40b)，在Si柱(6c、6d、6e)间，于垂直方向上的栅极区域整体的侧面邻接地形成。同样地，在下段，属于负载SGT与驱动SGT的栅极电极的TiN层(40c)，在Si柱(6f、6g、6h)间，于垂直方向上的栅极区域整体的侧面邻接地形成。

形成半导体元件的方法-202110676015.X
发明人：菊蕊;谈文毅 -专利权人：联芯集成电路制造(厦门)有限公司
申请日： 2021-06-18 - 公布日： 2021-11-05 - 主分类号： H01L21/8244
摘要：本发明公开一种形成半导体元件的方法。首先提供一基底，具有逻辑电路区和存储单元区。在逻辑电路区内形成具有第一栅极的第一晶体管并且在存储单元区内形成具有第二栅极的第二晶体管。沉积应力层，覆盖逻辑电路区中的第一晶体管和存储单元区中的第二晶体管。使第一晶体管和第二晶体管在应力层的影响下进行退火制作工艺，再结晶第一栅极和第二栅极。

静态随机存取存储器及其制造方法-201810086149.4
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申请日： 2018-01-30 - 公布日： 2021-09-17 - 主分类号： H01L21/8244
摘要：本公开涉及静态随机存取存储器及其制造方法。一种制造静态随机存取存储器的方法，其特征在于，包括：在基底上形成图案化的第一栅极部分，使得相邻的第一栅极部分之间具有第一间隔区域；在所述第一栅极部分之上以及所述第一间隔区域中沉积栅极材料；以及对所述栅极材料进行选择性刻蚀，从而形成第二栅极部分，其中所述栅极材料的一部分从所述第一间隔区域中去除，从而在所述第一栅极部分与所述第二栅极部分之间形成第二间隔区域，其中所述第一间隔区域的尺寸大于所述第二间隔区域的尺寸。

SRAM存储器及其形成方法-201710074019.4
发明人：甘正浩;冯军宏 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-02-10 - 公布日： 2021-09-07 - 主分类号： H01L21/8244
摘要：一种SRAM存储器及其形成方法，其中方法包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在所述传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生应力，第一外延层的边缘至传输栅极结构的边缘的最小距离为第一距离；在所述传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生应力，第二外延层和第一外延层的材料相同，第二外延层的边缘至传输栅极结构的边缘的最小距离为第二距离，所述第二距离大于第一距离。所述方法能够提高SRAM存储器的电学性能。

在金属线的阵列的非心轴线中形成自对准切口的设备及方法-201710860025.2
发明人：杰森·伊葛尼·史蒂芬;古拉密·波奇 -专利权人：格芯(美国)集成电路科技有限公司
申请日： 2017-09-21 - 公布日： 2021-07-30 - 主分类号： H01L21/8244
摘要：本发明涉及在金属线的阵列的非心轴线中形成自对准切口的设备及方法，其中，一种方法包括提供在介电质堆栈上方分别布置有第一硬掩模层、第二硬掩模层及心轴层的结构。将心轴阵列图型化到该心轴层内。将伽马沟槽图型化到该第二硬掩模层内及该心轴之间。在该伽马沟槽的侧壁上形成自对准的内间隔物，该内间隔物形成图案的一部分。将该图案蚀刻到介电质堆栈内，以形成顺着Y方向延展、并且顺着垂直X方向自对准的交替心轴与非心轴金属线阵列。该图案由该内间隔物所形成的部分用于在非心轴线中形成一对非心轴线切口。该非心轴线切口顺着该Y方向自对准。

一种调整SRAM Beta比例的方法-202110330232.3
发明人：景旭斌 -专利权人：上海华力集成电路制造有限公司
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摘要：本发明提供一种调整SRAM Beta比例的方法，提供基底，在基底上形成多个相互间隔的多晶硅结构；在相邻的多晶硅结构之间的基底中以斜角注入Halo，在多晶硅结构两侧的基底中形成Halo注入区；同时在Halo注入区上方的所述基底中形成LDD区；在多晶硅结构两侧的基底中分别形成源漏极；源漏极较所述Halo注入区和LDD区远离多晶硅结构。本发明从优化SRAM本身性能出发，不通过外围电路，不增加额外光罩，利用注入阴影效应，通过引入大倾斜角halo注入，改变两个SRAM器件对多晶硅CD的器件速度敏感系数，利用不同值的敏感系数，实现对SRAM的下拉管和控制管器件速度不同方向的调试来分别调整下拉管和控制管的两种器件驱动电流，达到调整beta比例并优化读操作器件窗口的目的。

一种半导体器件及其制备方法、电子装置-201710444083.7
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申请日： 2017-06-13 - 公布日： 2021-06-22 - 主分类号： H01L21/8244
摘要：本发明提供了一种半导体器件及其制备方法、电子装置。所述方法包括：提供基底，在所述基底上形成有高K介电层；对所述高K介电层进行氮化处理，以在所述高K介电层的表面形成第一氮化层；在所述第一氮化层上形成第一覆盖层；对所述第一覆盖层进行氮化处理，以在所述第一覆盖层的表面形成第二氮化层；在所述第二氮化层上形成第二覆盖层。所述半导体器件的高温操作寿命失效由600ppm降至小于10ppm。

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申请日： 2016-12-30 - 公布日： 2021-06-18 - 主分类号： H01L21/8244
摘要：本发明实施例涉及间隔件结构及其制造方法。本发明一些实施例揭露一种间隔件结构以及一种其的成形加工方法。第一及第二导电结构形成于衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层形成第二间隔件结构。所述第一间隔件结构的宽度大于所述第二间隔件结构的宽度。

静态随机存储器的制备方法-202110252700.X
发明人：周儒领;金起準;詹奕鹏 -专利权人：晶芯成（北京）科技有限公司
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柱状半导体装置的制造方法-201880098242.5
发明人：舛冈富士雄;原田望 -专利权人：新加坡优尼山帝斯电子私人有限公司
申请日： 2018-10-01 - 公布日： 2021-05-25 - 主分类号： H01L21/8244
摘要：于P+层(4a)上形成顶部具有遮罩材料层(6a)的带状Si柱(8)。然后形成接触于带状Si柱(8)的侧面与N+层(3a、5a)、P+层(4a)的表面且顶部具有遮罩材料层(13a、13b)的SiGe层(15a、15b)。然后形成接触于SiGe层(10aa、10bb)的侧面与N+层(3a、5a)的表面且顶部具有遮罩材料层(16a、16b)的Si层(15a、15b)。然后以遮罩材料层(6a、13a、13b、16a、16b)作为遮罩来去除Si层(15a、15b)的底部外周而形成带状Si柱(15aa、15bb)。然后去除遮罩材料层(13a、13b)、SiGe层(10aa、10bb)。然后于带状Si柱(8、15aa、15bb)形成Y方向分离的Si柱。

半导体器件-201580060567.0
发明人：横山孝司;时任俊作;长谷川宏;山岸肇 -专利权人：索尼公司
申请日： 2015-10-23 - 公布日： 2021-05-14 - 主分类号： H01L21/8244
摘要：半导体器件包括触发器电路、控制线、第一P型晶体管、第一非易失性存储元件、第二P型晶体管和第一非易失性存储元件。触发器电路具有依次连接有第一反相器电路、包括第一节点第一连接线、第二反相器电路和包括第二节点的第二连接线的环形结构。第一P型晶体管和第一非易失性存储元件在第一节点与控制线之间串联地连接。第二P型晶体管和第一非易失性存储元件在第二节点与控制线之间串联地连接。非易失性存储元件是包括从靠近所述控制线的位置开始依次布置的钉扎层、隧道势垒层和自由层的磁隧道结元件。

一种半导体器件及其制造方法-202011213304.8
发明人：陈兴 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-11-04 - 公布日： 2021-04-09 - 主分类号： H01L21/8244
摘要：本发明提出一种半导体器件及其制造方法，包括：提供一衬底，所述衬底至少包括第一有源区，第二有源区和第三有源区，所述第一有源区的宽度等于所述第二有源区的宽度；分别在所述第一阱区和所述第二阱区上形成栅极结构；在所述第一阱区上形成张应力膜层，以及在所述第二阱区上形成压应力膜层，所述张应力膜层覆盖所述第一阱区上的所述栅极结构，所述压应力膜层覆盖所述第二阱区上的所述栅极结构，所述张应力膜层的厚度和所述压应力膜层的厚度相同。本发明提出的半导体器件的制造方法可以提高半导体器件的性能。

存储单元和CMOS反相器电路-201980053455.0
发明人：冨田学 -专利权人：索尼半导体解决方案公司
申请日： 2019-08-13 - 公布日： 2021-03-30 - 主分类号： H01L21/8244
摘要：存储单元包括触发器电路，该触发器电路包括具有第1A晶体管TR1和第1B晶体管TR2的第一CMOS反相器电路以及具有第2A晶体管TR3和第2B晶体管TR4以及两个传输晶体管TR5和TR6的第二反相器电路。第1A晶体管TR1和第2A晶体管TR2连接到公共的第一电源线91，并且第1B晶体管TR3和第2B晶体管TR4连接到公共的第二电源线92。

半导体装置的形成方法-202011026436.X
发明人：林士豪;徐梓翔;连崇德;杨思齐;苏信文;黄志翔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-09-25 - 公布日： 2021-03-30 - 主分类号： H01L21/8244
摘要：一种半导体装置的制造方法，包括个别在基板的第一和第二区域中形成第一和第二半导体鳍片；在第一和第二半导体鳍片上方个别形成第一和第二冗余栅极堆叠，并且在第一和第二冗余栅极堆叠上方形成间隔物层；沿着在第一区域中的间隔物层形成具有厚度的第一图案层；沿着第一图案层形成第一源极/漏极沟槽并在其中外延成长第一外延特征；移除第一图案层以暴露间隔物层；沿着在第二区域中的间隔物层形成具有不同厚度的第二图案层；沿着第二图案层形成第二源极/漏极沟槽并在其中外延成长第二外延特征；以及移除第二图案层以暴露间隔物层。

半导体装置的形成方法-202011024630.4
发明人：林士豪;林建隆;杨智铨;包家豪;林京毅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-09-25 - 公布日： 2021-03-26 - 主分类号： H01L21/8244
摘要：本公开涉及一种半导体装置的形成方法，基板包括具有第一类型掺杂物的第一掺杂区和具有第二类型掺杂物且与第一掺杂区域相邻的第二掺杂区。形成包括彼此交替的第一层和第二层的堆叠。第一层和第二层各自具有第一半导体材料和第二半导体材料。第二半导体材料与第一半导体材料不同。形成在第二掺杂区上方的通道区中具有开口的掩模元件。使未被掩模元件覆盖的堆叠的顶部凹陷。接着处理堆叠以形成第一晶体管和第二晶体管。第一晶体管具有第一数量的第一层。第二晶体管具有第二数量的第一层。第一数量大于第二数量。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造

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[发明专利]柱状半导体装置的制造方法在审

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