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[发明专利]包含半导体元件的存储器装置-CN202080108095.2在审
发明人：作井康司;原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2020-12-25 - 公布日： 2023-09-08 - 主分类号： G11C11/401 文献下载
摘要：半导体基材(Si柱)(100)在基板(Sub)上在垂直方向直立或在水平方向延伸，且剖面为圆形或长方形，在配置于半导体基材(100)的两端的第一杂质层(101a)与第二杂质层(101b)之间，具有包围半导体基材(100)的第一栅极绝缘层(103a)、第二栅极绝缘层(103b)、第一栅极导体层(104a)及第二栅极导体层(104b)。进行存储器写入动作及存储器抹除动作，该存储器写入动作中施加电压于第一杂质层(101a)、第二杂质层(101b)、第一栅极导体层(104a)及第二栅极导体层(104b)，而通过流动于第一杂质层(101a)与第二杂质层(101b)之间的电流来使撞击游离化现象在通道区域(102)发生，并使产生的电子群及空穴群之中的电子群从通道领域(102)排出使空穴群的一部分保持于通道区域(102)，该存储器抹除动作中使保持的空穴群经由第一杂质层(101a)及第二杂质层(101b)的任一方或两方排出。
包含半导体元件存储器装置

[发明专利]柱状半导体装置、及其制造方法-CN201780096442.2有效
发明人：舛冈富士雄;原田望;中村広记;金敏洙;陶铮 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2017-11-01 - 公布日： 2023-07-04 - 主分类号： H01L21/336 文献下载
摘要：在SRAM单元电路中，在俯视观看时，通过第二栅极连接W层(29a)连接：位在与栅极TiN层(23a,23b)连接的第一栅极连接W层(22a,22b)之间的N+层(12a),P+层(13a)、及第一栅极连接W层(22c)；其中，该N+层(12a),P+层(13a)与Si柱(11a,11b)的底部连接，并且沿水平方向延伸，该第一栅极连接W层(22c)与栅极TiN层(23a,23b)连接，并且沿水平方向延伸。并且，第二栅极连接W层(29a)的底部位在第一栅极连接W层(22c)内，且其上表面位置形成为比栅极TiN层(23a)至(23f)、及第一栅极连接W层(22a)至(22d)的上表面还低。
柱状半导体装置及其制造方法

[发明专利]柱状半导体装置的制造方法-CN201780087458.7有效
发明人：舛冈富士雄;原田望;中村広记;菲利普·马塔根;菊池善明 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2017-12-21 - 公布日： 2023-06-02 - 主分类号： H10B10/00 文献下载
摘要：柱状半导体装置的制造方法包括如下工序：形成包围在Si柱6b上通过外延结晶生长而形成的P+层38a、N+层38b、8c的侧面的圆带状的SiO2层及在包围所述SiO2层的外周部形成AlO层51，以所述AlO层51为掩模，对圆带状的SiO2层进行蚀刻而形成圆带状的接触孔，在所述接触孔埋入W层52c、52d、52e，由此形成圆带状的W层52c、52d、52e(包括缓冲导体层)，所述圆带状的W层52c、52d、52e(包括缓冲导体层)与P+层38a、N+层38b、8c的顶部的侧面相接且在俯视时为等宽度。
柱状半导体装置制造方法

[发明专利]柱状半导体装置与其制造方法-CN201780089078.7有效
发明人：舛冈富士雄;原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2017-03-27 - 公布日： 2023-03-28 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种柱状半导体装置与其制造方法。SGT电路，包括：第一导体层(15a、21)，包含半导体原子Si且与Si柱6的N+区域(2a)、P+区域(3a)或TiN层(10d)相接，并且在俯视时，第一导体层(15a、21)的外周位于较SiO2层(11d)的外周更靠外侧处；以及第二导体层(22)，包含金属原子Ni且与第一导体层(15a、21)的外周部相连并沿水平方向延伸。
柱状半导体装置与其制造方法

[发明专利]柱状半导体装置及其制造方法-CN201980101805.6在审
发明人：舛冈富士雄;原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2019-10-30 - 公布日： 2022-07-15 - 主分类号： H01L29/78 文献下载
摘要：接触Ta柱(47a)的底部与N+层(3a)、P+层(4a)相连，栅极HfO2层(36)与Si柱(6a、6c)及接触Ta柱(47a)的侧面及Si柱(6a、6c)与接触Ta柱(47a)间的SiO2层(35)上表面相连。在包围Si柱(6a、6c)的栅极HfO2层(36)的侧面有栅极TiN层(37a、37b)。另外，Si柱(6a、6c)、接触Ta柱的中点从平面图看时为在一条第一线上。
柱状半导体装置及其制造方法

[发明专利]柱状半导体装置及其制造方法-CN201980098346.0在审
发明人：舛冈富士雄;原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2019-07-11 - 公布日： 2022-03-01 - 主分类号： H01L21/8244 文献下载
摘要：在SRAM单元的形成中，形成带状接触孔(C3)，该带状接触孔(C3)于俯视时并不与形成于Si柱(6a、6c、6d、6f)的顶部的外周及上方的N+层(32a、32c、32d、32af)重叠，且与连接在Si柱(6b、6e)的顶部的P+层(32b、32e)上的W层(33b、33e)的一部分重叠，且在X方向、Y方向都相连，且在Y方向延伸。然后，形成通过接触孔(C3)而连接P+层(32b、32e)的电源配线金属层(Vdd)。然后，在形成电源配线金属层(Vdd)之后，形成于俯视时与电源配线金属层(Vdd)正交的字符配线金属层(WL)。
柱状半导体装置及其制造方法

[发明专利]柱状半导体装置及其制造方法-CN202080050298.0在审
发明人：原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2020-03-19 - 公布日： 2022-03-01 - 主分类号： H01L21/8244 文献下载
摘要：覆盖Si柱(6b、6e)的顶部整体，而且于俯视观察时与Si柱(6b、6e)自行对准地形成等宽地包围Si柱(6b、6e)的P+层(32b、32e)，另外，在P+层(32b、32e)上形成W层(33b、33e)，另外，形成与W层33b、33e)各自的一部分区域相接且朝Y方向延伸的带状接触孔(C3)，且以填埋带状接触孔(C)的方式形成电源配线金属层Vdd)。于俯视观察时，W层(33b、33e)的一部分区域呈现出朝带状接触孔的外侧突出的形状。
柱状半导体装置及其制造方法

[发明专利]柱状半导体装置的制造方法-CN201980097204.2在审
发明人：舛冈富士雄;原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2019-06-05 - 公布日： 2022-01-14 - 主分类号： H01L21/8244 文献下载
摘要：Si柱(6a、6b、6c)中的Si柱(6b、6c)的栅极TiN层(24b)于垂直方向上以通道长度整体地接触。在Si柱(6a、6b、6c)、及位于其顶部上的顶部上形成包围遮罩材料层(7a、7b、7c)而且彼此离开的SiO2层(28a、28b、28c)。接着，以包围SiO2层(28a、28b、28c)的方式形成SiN层(29)。接着，将遮罩材料层(7a、7b、7c)和SiO2层(28a、28b、28c)予以去除。接着，通过选择磊晶结晶成长法，以包围Si柱(6a、6b、6c)的顶部的方式形成其上表面较SiN层(29)的上表面位置为低的P+层(32b)、N+层(32a、32c)。
柱状半导体装置制造方法

[发明专利]柱状半导体装置及其制造方法-CN201980095108.4在审
发明人：舛冈富士雄;原田望;李伊索 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2019-04-05 - 公布日： 2021-11-19 - 主分类号： H01L21/8244 文献下载
摘要：在SRAM单元中，上段的Si柱列(6a至6e)的选择SGT的Si柱(6a)位于X方向的左端。下段的Si柱列(6f至6j)的选择SGT的Si柱(6j)位于右端。于俯视观察时，接触孔(47a)的朝Y方向延伸的宽度中，存在有下段的Si柱(6g)。另外，于俯视观察时，接触孔(47b)的朝Y方向延伸的宽度中，存在有上段的Si柱(6d)。在上段中，属于负载SGT与驱动SGT的栅极电极的TiN层(40b)，在Si柱(6c、6d、6e)间，于垂直方向上的栅极区域整体的侧面邻接地形成。同样地，在下段，属于负载SGT与驱动SGT的栅极电极的TiN层(40c)，在Si柱(6f、6g、6h)间，于垂直方向上的栅极区域整体的侧面邻接地形成。
柱状半导体装置及其制造方法

[发明专利]三维半导体装置的制造方法-CN201880100403.X在审
发明人：舛冈富士雄;原田望;李伊索 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2018-12-21 - 公布日： 2021-08-06 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种三维半导体装置的制造方法。于半导体层(6)上形成遮罩材料层(7)。并且，形成顶部具有其具备相同平面形状的带状遮罩材料层(9a)的带状遮罩材料层(8a)。并且，形成连接带状遮罩材料层(7、8a)的两侧面而于顶部具有其具备相同平面形状的带状遮罩材料层(15a、15b)的带状遮罩材料层(12aa、12ab)。并且，形成连接带状遮罩材料层(12aa、12ab)的外侧的两侧面而于顶部具有其具备相同平面形状的带状遮罩材料层(17a、17b)的带状遮罩材料层(16a、16b)。并且，于前述带状遮罩材料层(9a)的上方朝向与俯视下前述带状遮罩材料层(9a)所延伸的方向正交的方向形成正交带状遮罩材料层。于该正交带状遮罩材料层与带状遮罩材料层(8a、16a、16b)的重叠区域通过半导体层(6)的蚀刻而形成半导体柱。并且，形成将该半导体柱作为通道的柱状半导体装置。
三维半导体装置制造方法

[发明专利]柱状半导体装置的制造方法-CN201880098242.5在审
发明人：舛冈富士雄;原田望 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2018-10-01 - 公布日： 2021-05-25 - 主分类号： H01L21/8244 文献下载
摘要：于P+层(4a)上形成顶部具有遮罩材料层(6a)的带状Si柱(8)。然后形成接触于带状Si柱(8)的侧面与N+层(3a、5a)、P+层(4a)的表面且顶部具有遮罩材料层(13a、13b)的SiGe层(15a、15b)。然后形成接触于SiGe层(10aa、10bb)的侧面与N+层(3a、5a)的表面且顶部具有遮罩材料层(16a、16b)的Si层(15a、15b)。然后以遮罩材料层(6a、13a、13b、16a、16b)作为遮罩来去除Si层(15a、15b)的底部外周而形成带状Si柱(15aa、15bb)。然后去除遮罩材料层(13a、13b)、SiGe层(10aa、10bb)。然后于带状Si柱(8、15aa、15bb)形成Y方向分离的Si柱。
柱状半导体装置制造方法

[发明专利]柱状半导体装置及其制造方法-CN201880093804.7在审
发明人：舛冈富士雄;原田望;菊池善明 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2018-05-28 - 公布日： 2021-01-08 - 主分类号： H01L21/336 文献下载
摘要：在Si柱(3)的底部及i层基板(2)上具有SiO2层(5)。并且，围绕Si柱(3)的侧面而具有栅极HfO‑2层(11b)，围绕HfO‑2层(11b)而具有栅极TiN层(12b)。并且，于露出的Si柱(3)的底部侧面及顶部具有要成为源极、汲极且以高浓度含有受体掺杂物的P+层(18、32)，所述P+层(18、32)为同时或个别通过选择性外延结晶成长法而形成。据此，在i层基板(2)上形成SGT。
柱状半导体装置及其制造方法

[发明专利]柱状半导体装置的制造方法-CN201880089553.5在审
发明人：舛冈富士雄;原田望;菊池善明 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2018-05-08 - 公布日： 2020-10-13 - 主分类号： H01L21/336 文献下载
摘要：一种柱状半导体装置的制造方法，在Si柱(3)的底部与i层基板(2)上形成SiO2层(5)。然后，包围Si柱(3)的侧面以形成栅极HfO2层(11b)，且包围HfO2层(11b)以形成栅极TiN层(12b)。然后，在露出的Si柱(3)的底部侧面、与顶部，同时或分别利用选择性磊晶长晶法来形成成为源极、汲极的包含有高浓度的受体杂质的P+层(18、32)。据此，在i层基板(2)上形成SGT。
柱状半导体装置制造方法

[发明专利]半导体器件及其制造方法-CN201510472710.9在审
发明人：舛冈富士雄;新井绅太郎 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2010-04-28 - 公布日： 2015-11-04 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件及其制造方法，该半导体器件具备MOS晶体管，包含：柱状半导体层；第一漏极或源极区域，形成于所述柱状半导体层的底部；栅极电极，隔着第一绝缘膜形成以包围该柱状半导体层的侧壁；外延半导体层，形成于所述柱状半导体层上面上部；及第二源极或漏极区域，至少形成于所述外延半导体层；所述第二源极或漏极区域的上面的面积，较所述柱状半导体层的上面的面积为大。本发明可降低柱状硅层上部的硅化物的细线效应。此外，通过降低硅化物与上部扩散层间的界面电阻，可改善晶体管特性。此外，可实现不会产生接触窗与栅极间的短路的构造。
半导体器件及其制造方法

[发明专利]半导体装置的制造方法以及半导体装置-CN201280026610.8无效
发明人：舛冈富士雄;原田望;中村広记;李翔;王新朋;陈智贤;阿席特·拉玛昌德拉·卡玛斯;拿伐布·星 -专利权人： 新加坡优尼山帝斯电子私人有限公司
申请日： 2012-06-08 - 公布日： 2014-02-12 - 主分类号： H01L21/336 文献下载
摘要：半导体装置的制造方法包括：第1步骤，形成平面状硅层，并于所述平面状硅层上形成第1柱状硅层与第2柱状硅层；第2步骤，于所述第1柱状硅层与所述第2柱状硅层的周围形成栅极绝缘膜，于所述栅极绝缘膜的周围使金属膜及多晶硅膜成膜，所述多晶硅膜的膜厚薄于所述第1柱状硅层与所述第2柱状硅层之间的间隔的一半，形成用于形成栅极配线的第3抗蚀剂，以形成所述栅极配线；以及第3步骤，堆积第4抗蚀剂，使所述第1柱状硅层与所述第2柱状硅层上部侧壁的所述多晶硅膜露出，藉由蚀刻来去除露出的所述多晶硅膜，剥离所述第4抗蚀剂，藉由蚀刻来去除所述金属膜，从而形成连接于所述栅极配线的第1栅极电极与第2栅极电极。
半导体装置制造方法以及

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