[发明专利]集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法

说明书

本发明提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，该器件包括：半导体衬底；位于半导体衬底上的外延层；形成于外延层中并依次排布的第一沟槽、第二沟槽及第三沟槽；填充于第二沟槽内以及第一沟槽和第三沟槽下部的屏蔽电极；包裹屏蔽电极的绝缘隔离层；填充于第一沟槽上部的栅电极及栅介质层；设于第三沟槽上部的ESD保护二极管；位于外延层上部的体区；位于体区之上的源区；设于半导体衬底下方的漏区；其中，源极端金属与源区、体区、屏蔽电极以及ESD保护二极管的一端电性连接；栅极端金属与栅电极以及ESD保护二极管的另一端连接。本发明结构紧凑，性能优越，实现方法简单，可降低ESD保护二极管的漏电流，提升MOSFET栅极的抗ESD冲击能力。

技术领域

本发明涉及半导体功率器件设计和制造领域，特别涉及屏蔽栅沟槽功率MOSFET器件结构和制造方法。

背景技术

在中低压功率MOSFET领域，屏蔽栅沟槽功率MOSFET器件性能显著优于沟槽功率MOSFET和平面功率MOSFET，因为屏蔽电极极大地降低了栅极–漏极电容(Cgd)，同时由于屏蔽电极充当了场板(Field Plate)作用，使得能够利用较高的掺杂浓度实现同样的器件耐压(BVDSS)，从而降低了导通电阻(Rdson)，也即是屏蔽栅沟槽MOSFET器件能够同时实现低导通电阻(Rdson)和低栅漏电容(Cgd)。在一般的功率传输或转换系统中，低的导通电阻(Rdson)意味着低的导通损耗(Conduction Loss)，低栅漏电容(Cgd)意味着低的开关损耗(Switching Los)，也即是屏蔽栅沟槽功率MOSFET同时降低了系统的导通损耗和开关损耗。

MOSFET的栅极和硅衬底之间存在一层薄薄的栅氧化层，其在受到外来的意外高电压冲击时，会被击穿损坏并不可恢复。因此在一些实际应用中，对MOSFET器件栅极提供静电放电(ESD)保护是必要的。通常的做法为在这些半导体器件的栅极和源极之间耦接串联ESD二极管保护单元，在因静电放电(ESD)产生的电压高于串联二极管的击穿电压时(二极管的击穿电压低于MOSFET的栅氧化层的击穿电压值)，二极管发生雪崩击穿，静电能量从泄漏通道源级释放掉，从而避免了源级受到破坏。为了降低产品尺寸及生产成本，同时希望将ESD保护二极管集成于MOSFET器件中。

公开号为US8004009B2的美国专利《Trench MOSFETS with Zener Diode》，公开了一种集成ESD保护二极管的传统沟槽MOSFET结构和制造方法，包括元胞区(Cell)、栅极(Gate)引出区、以及集成于它们之间突出设置的ESD保护二极管；ESD保护二极管置于一层厚的氧化层上，由多个多晶硅(Poly-Silicon)中PN结串联在一起形成；源级金属(SourceMetal)将元胞和ESD保护二极管的一端连接在一起，栅极金属(Gate Metal)将栅极和ESD保护二极管的另一端连接在一起。

以上结构和制造方法透露了一些不足和局限，存在着诸多的改善空间。比如传统的沟槽MOSFET可以升级为性能更为优异的屏蔽栅沟槽MOSFET；另比如ESD保护二极管是突出于硅表面的，需要额外的光刻版和光刻步骤来定义图形，同时这些表面突出，意味着在随后的工艺流程中不能运用性能更好的化学机械研磨工艺(Chemical Mechanism Polish)。

发明内容

鉴于以上所述现有技术，本发明的目的在于提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件及其制造方法，用于解决现有技术中屏蔽栅沟槽MOSFET的种种问题。

为实现上述目的及其他相关目的，本发明提供一种集成ESD保护二极管的屏蔽栅沟槽MOSFET器件，包括：

第一导电类型的半导体衬底；

第一导电类型的外延层，位于所述半导体衬底上；

第一沟槽、第二沟槽及第三沟槽，形成于所述外延层中并依次排布；