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[发明专利]一种半导体装置的制造方法-CN202310511164.X有效
发明人：大田裕之 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2023-05-09 - 公布日： 2023-09-12 - 主分类号： H01L21/8249 文献下载
摘要：本发明公开了一种半导体装置的制造方法，包括：第一型区域形成工序，对半导体衬底注入第一型杂质，在第一场效应管形成区域的漏极侧，以及第二场效应管形成区域的源极侧和漏极侧形成第一型区域，其中，第一场效应管形成区域为形成第一场效应管的区域，第二场效应管形成区域为形成第二场效应管的区域；栅极电极形成工序；以及静放电保护区域形成工序，对第一场效应管形成区域的部分第一型区域注入第二型杂质，形成第二型区域，其中第二型杂质与第一型杂质的极性相反，其中第二型区域的界面位置比第一型区域浅，且第二型区域与第一型区域的极性相反，由此在第一场效应管形成区域形成静放电保护区域。本发明可降低制造成本，改善半导体装置的性能。
一种半导体装置制造方法

[发明专利]一种用于制造组合半导体器件的方法-CN201811063534.3有效
发明人： D·A·楚玛科夫;C·达尔 -专利权人：英飞凌科技股份有限公司
申请日： 2018-09-12 - 公布日： 2023-09-12 - 主分类号： H01L21/8249 文献下载
摘要：实施例提供了一种用于制造组合半导体器件的方法。该方法包括提供半导体衬底的步骤。此外，该方法包括在半导体衬底的非CMOS区域中提供保护层或保护层堆叠的步骤，其中非CMOS区域是半导体衬底为非CMOS器件预留的部分。此外，该方法包括在半导体衬底的CMOS区域中至少部分地制造CMOS器件的步骤，非CMOS区域和CMOS区域彼此不同。此外，该方法包括去除保护层或保护层堆叠，以暴露非CMOS区域中的半导体衬底的步骤。此外，该方法包括在半导体衬底的非CMOS区域中制造非CMOS器件的步骤。
一种用于制造组合半导体器件方法

[发明专利]半导体集成电路的制造方法-CN202211422195.X在审
发明人：毛宗谦;杨勇 -专利权人：深圳市汇德科技有限公司
申请日： 2022-11-14 - 公布日： 2023-08-04 - 主分类号： H01L21/8249 文献下载
摘要：本发明公开了半导体集成电路的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和轻掺杂的外延层；以硬掩模介质层为阻挡层，采用光刻、刻蚀的工艺方法，在半导体基片上形成第一沟槽和第二沟槽；去除所述硬掩模介质层，生长第二氧化硅，氮化硅，第三氧化硅；采用化学机械研磨的工艺方法，去除高出所述氮化硅的上表面的第三氧化硅；采用光刻、腐蚀的工艺方法，以光刻胶作为阻挡层，去除第一沟槽之外区域的第三氧化硅，保留第一沟槽底部及侧壁的第三氧化硅，然后去除所述光刻胶；本发明公开的半导体集成电路的制造方法具有完全消除了传统制造方法中存在的高台阶问题等优点。
半导体集成电路制造方法

[发明专利]基于BCD平台的静电放电保护器件的制造方法和电子装置-CN202211709954.0在审
发明人：陈芳;曹亚历 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2022-12-29 - 公布日： 2023-05-16 - 主分类号： H01L21/8249 文献下载
摘要：本发明提供一种基于BCD平台的静电放电保护器件的制造方法和电子装置。该方法包括提供一半导体衬底；在半导体衬底内形成一具有第一掺杂类型的阱区；在阱区上方的半导体衬底的表面上形成栅极；在栅极两侧的阱区内分别形成具有第二掺杂类型的源区和漏区；在形成阱区后，还包括对阱区执行一离子掺杂工艺以降低阱区的电阻。制造方法和BCD工艺兼容，充分利用BCD工艺中的阱区的离子掺杂工艺来改善静电放电性能，也不需要BCD平台额外的掩膜和工艺步骤，由于器件尺寸和结构没有改变，器件模型不变，不会增加工艺成本。
基于 bcd 平台静电放电保护器件制造方法电子装置

[发明专利]基于分区外延的高压BCD集成器件及制备方法-CN202211685656.2在审
发明人：王新中;章文通;何佳敏;梁军;岳德武;王卓;张波 -专利权人：深圳信息职业技术学院
申请日： 2022-12-27 - 公布日： 2023-03-31 - 主分类号： H01L21/8249 文献下载
摘要：本发明提供一种基于分区外延的高压BCD集成器件及其制备方法，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型半导体接触区、第一导电类型重掺杂区，第二导电类型外延层、第二导电类型半导体接触区、第二导电类型重掺杂区，DMOS栅氧和场氧化层，第三、四、五、六介质氧化层，PMOS栅氧化层、NMOS栅氧化层，DMOS栅电极、漏和源电极，PMOS栅电极、漏和源电极，NMOS栅电极、漏和源电极，BJT发射极、基极和集电极电极，埋层。本发明将低压控制器件与高压DMOS器件集成在不同的平面，且低压器件间由介质层和埋层隔离；减小器件间的串扰、寄生效应和闩锁效应的发生且提高了电路速度。
基于分区外延高压 bcd 集成器件制备方法

[发明专利]集成栅保护机制的平面栅碳化硅MOSFET的制造方法-CN202211646423.1有效
发明人：周海;胡臻;何佳;吴玲琼 -专利权人：泰科天润半导体科技（北京）有限公司
申请日： 2022-12-21 - 公布日： 2023-03-28 - 主分类号： H01L21/8249 文献下载
摘要：本发明提供了一种集成栅保护机制的平面栅碳化硅MOSFET的制造方法，包括在碳化硅衬底的漂移层上形成阻挡层，并对阻挡层蚀刻形成通孔，通过通孔对漂移层进行离子注入，形成基区；在漂移层上重新形成阻挡层，蚀刻、离子注入，形成源区；在漂移层上重新形成阻挡层，蚀刻、淀积金属，形成源极金属；重新形成阻挡层，蚀刻、淀积形成第二栅极保护区；重新形成阻挡层，蚀刻、氧化形成栅隔离层；重新形成阻挡层，蚀刻、淀积金属，形成栅极金属层；重新形成阻挡层，蚀刻、淀积形成第一栅极保护区；清除所有阻挡层，在碳化硅衬底上进行淀积金属，形成漏极金属层，在栅极附近构建了齐纳二极管，使得器件可恢复性。
集成保护机制平面碳化硅 mosfet 制造方法

[发明专利]半导体器件及其制造方法-CN201910867631.6有效
发明人：王昊;陈洪雷;夏志平;姚国亮;陈伟 -专利权人：杭州士兰集昕微电子有限公司
申请日： 2019-09-13 - 公布日： 2023-03-24 - 主分类号： H01L21/8249 文献下载
摘要：本申请公开了一种半导体器件及其制造方法。在衬底第一阱区上形成第一栅叠层；采用光刻胶掩膜遮挡衬底第二区域中的至少部分，采用第一栅叠层作为硬掩膜，在第一阱区以及衬底第二区域中分别形成第二掺杂类型的第一源、漏区、第一掺杂区；去除光刻胶掩膜，采用第一栅叠层作为硬掩膜，在第二区域的第二阱区中形成第一掺杂类型的第二掺杂区，第二掺杂区与第一掺杂区接触以形成PN结构，在形成第二掺杂区的步骤中，第一源、漏区以及第一掺杂区的第二掺杂类型的掺杂剂复合第一掺杂类型的掺杂剂，第一源、漏区、第一掺杂区的等效掺杂剂维持为第二掺杂类型。该制造方法在形成PN结构时可以省去附加的掩膜和光刻步骤，因而可以降低制造成本。
半导体器件及其制造方法

[发明专利]集成电路与其制造方法-CN202210537099.3在审
发明人：郭锡瑜;朱又麟;陈宗元;许智伟 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-05-12 - 公布日： 2023-03-17 - 主分类号： H01L21/8249 文献下载
摘要：一种集成电路与其制造方法，在集成电路制造方法中，装置或子电路制造于各自的第一及第二电隔离区中。背对背(back‑to‑back，B2B)二极管子电路制造于第三电隔离区中，背对背二极管子电路包括第一二极管及第二二极管，其中第一二极管的阴极与第一端连接且阳极与第二端连接，其中第二二极管的阳极与第一端连接且阴极与第二端连接。通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接，且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端，对第一及第二电隔离区提供静电放电保护。此后，第一装置或子电路与第二装置或子电路电连接。
集成电路与其制造方法

[发明专利]一种半导体集成电路的制造方法-CN202211421804.X在审
发明人：杨勇;毛宗谦 -专利权人：深圳市汇德科技有限公司
申请日： 2022-11-14 - 公布日： 2023-01-06 - 主分类号： H01L21/8249 文献下载
摘要：本发明公开了一种半导体集成电路的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和轻掺杂的外延层，所述硬掩模介质层包括第一氧化硅、氮化硅、第二氧化硅；以硬掩模介质层为阻挡层，采用光刻、刻蚀的工艺方法，在半导体基片上形成第一沟槽和第二沟槽；淀积第三氧化硅；采用化学机械研磨的工艺方法，去除高出所述氮化硅的上表面的第二氧化硅和第三氧化硅，随后去除所述氮化硅；本发明公开的一种半导体集成电路的制造方法具有完全消除了传统制造方法中存在的高台阶问题等优点。
一种半导体集成电路制造方法

[发明专利]半导体结构及其形成方法-CN202110650454.3在审
发明人：武咏琴;卜伟海 -专利权人：北方集成电路技术创新中心（北京）有限公司
申请日： 2021-06-10 - 公布日： 2022-12-13 - 主分类号： H01L21/8249 文献下载
摘要：本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；源极和漏极，分别位于所述第二侧墙和沟道层侧壁，其中，所述源极和所述漏极具有相反的掺杂类型。本申请提供一种半导体结构及其形成方法，一方面将TFET器件结构特点与GAA结构特点结合，可以实现TFET器件尺寸的进一步缩小，降低静态功耗，另一方面将外延生长形成源漏极的方法用于平面CMOS器件中，可以解决TFET器件的多晶硅栅极形成高阻的问题。
半导体结构及其形成方法

[发明专利]半导体结构的形成方法-CN202110556071.X在审
发明人：武咏琴;卜伟海;任烨 -专利权人：北方集成电路技术创新中心（北京）有限公司
申请日： 2021-05-21 - 公布日： 2022-11-22 - 主分类号： H01L21/8249 文献下载
摘要：一种半导体结构的形成方法，包括：提供基底，包括第一器件区，基底上形成有栅极结构，栅极结构侧壁形成有侧墙，第一器件区的栅极结构一侧基底内形成有源区，另一侧基底内形成有漏区，漏区与源区掺杂类型不同；去除第一器件区靠近源区一侧的侧墙，露出源区与栅极结构之间的基底；去除第一器件区靠近源区一侧的侧墙后，形成保形覆盖基底、栅极结构以及侧墙的硅化物阻挡层；去除第一器件区的硅化物阻挡层；去除第一器件区的硅化物阻挡层后，对靠近源区一侧的栅极结构侧壁和基底的拐角处进行清除处理；进行清除处理后，在源区和漏区的顶面形成金属硅化物层。本发明减少第一器件区靠近源区一侧的基底上的硅化物阻挡层的残留，优化了半导体器件的性能。
半导体结构形成方法

[发明专利]一种显示基板的制作方法-CN202180000428.4在审
发明人：武新国;王凤国;田亮;冯宇;刘彬;王成龙;马宇轩 -专利权人：京东方科技集团股份有限公司;鄂尔多斯市源盛光电有限责任公司
申请日： 2021-03-08 - 公布日： 2022-11-08 - 主分类号： H01L21/8249 文献下载
摘要：本公开实施例公开一种显示基板的制作方法，包括：在衬底基板上形成位于NMOS晶体管区的第一有源层以及位于PMOS晶体管区的第二有源层；在第一有源层、第二有源层背离衬底基板一侧涂覆第一光刻胶层，对第一光刻胶层构图形成第一图案层，至少暴露出第一有源层两端；以第一图案层为掩膜，对第一有源层两端进行N型重掺杂；对第一图案层进行处理形成第二图案层，至少暴露出第一有源层中间区域；以第二图案层为掩膜，对第一有源层进行沟道掺杂；剥离第二图案层后，对第二有源层两端进行P型重掺杂；在第一有源层、第二有源层背离衬底基板一侧形成与N型重掺杂区电连接的第一源极和第一漏极，以及形成与P型重掺杂区电连接的第二源极和第二漏极。
一种显示制作方法

[发明专利]一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法-CN202210806645.9在审
发明人：顾昊元;蔡晨;李亮 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-07-08 - 公布日： 2022-11-01 - 主分类号： H01L21/8249 文献下载
摘要：本发明提供一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层，并生长栅氧化层；采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层；在衬底表面二次生长栅氧化层；淀积多晶硅，并回刻至衬底表面；对衬底进行离子注入形成体区；采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉；利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层；对衬底进行离子注入形成源区，并利用炉管热处理进行源区推陷。本发明将衬底表面栅氧化层刻蚀光，再进行带氧化体区的炉管热处理推陷，从而控制源区注入前的氧化膜厚度，使肖特基和MOS管的源区注入深度一致，进而改善器件的漏电。
一种集成肖特基二极管屏蔽沟槽 mosfet 制作方法

[发明专利]一种半导体结构及其制备方法-CN202210853866.1在审
发明人：王帅;庞洪荣;仇峰;胡林辉 -专利权人：上海积塔半导体有限公司
申请日： 2022-07-12 - 公布日： 2022-09-16 - 主分类号： H01L21/8249 文献下载
摘要：本发明提供一种半导体结构及其制备方法，该半导体结构的制备方法包括以下步骤：提供一半导体器件层，半导体器件层包括第一介电层、下金属层、第二介电层、焊盘及导电柱，下金属层包括位于不同区域的引线部与熔丝部，焊盘位于引线部上方且未延伸至熔丝部上方；于第二介电层上表面形成遮蔽层并减薄至预设厚度，且遮蔽层显露出位于焊盘上方的第二介电层；于遮蔽层上表面形成光刻胶层并图案化；基于图案化的光刻胶层形成显露出焊盘的第一开口及距离熔丝部预设距离的第二开口。本发明通过于第二介电层上表面形成刻蚀速度小于第二介电层且显露出焊盘上方第二介电层的遮蔽层，实现同步形成第一开口及第二开口，简化工艺步骤，节省成本。
一种半导体结构及其制备方法

[发明专利]半导体装置及半导体结构的制造方法-CN202210406118.9在审
发明人：杨宗谕;刘珀玮 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-04-18 - 公布日： 2022-08-30 - 主分类号： H01L21/8249 文献下载
摘要：本揭露关于半导体装置及半导体结构的制造方法，提供用于双极‑互补金氧半导体‑双重扩散金氧半导体(BCD)装置的节省布局区域的半导体结构的深沟渠的装置及其制造方法。半导体装置包含形成在第一BCD布局区域的第一周界内的第一BCD装置及定义第一BCD布局区域的第一周界的深沟渠隔离结构。深沟渠隔离结构包含第一圆角，其定义第一BCD布局区域的第一角部。半导体装置包含基材、形成在基材上的BCD装置及横向环绕BCD装置的深沟渠隔离结构。以俯视视角观之，深沟渠隔离结构包含垂直部分、水平部分、连接至少一垂直部分与至少一水平部分的T字形交叉及连接二个垂直部分与二个水平部分的十字形交叉。
半导体装置结构制造方法

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