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[发明专利]混合线条的制造方法-CN201110261526.1有效
发明人：唐波;闫江 -专利权人：中国科学院微电子研究所
申请日： 2011-09-05 - 公布日： 2013-03-20 - 主分类号： H01L21/027 文献下载
摘要：本发明提供了一种混合线条的制造方法，包括以下步骤：A、在底层上依次形成材料层和第一硬掩模层；B、对第一硬掩模层光刻/刻蚀形成第一硬掩模图形；C、在材料层和第一硬掩模图形上形成第二硬掩模层；D、对第二硬掩模层光刻/刻蚀形成第二硬掩模图形；E、以第一和第二硬掩模图形为掩模，刻蚀材料层，形成第一线条和第二线条。同时采用2次硬掩膜方法有效的解决了I线光刻胶和电子束光刻胶相互影响的问题。
混合线条制造方法

[发明专利]一种硬掩模去除方法和DRAM的制造方法-CN202010751670.2在审
发明人：姜东勋;李俊杰;周娜;李琳;王佳 -专利权人：中国科学院微电子研究所;真芯(北京)半导体有限责任公司
申请日： 2020-07-30 - 公布日： 2022-02-18 - 主分类号： H01L21/308 文献下载
摘要：本发明涉及一种硬掩模去除方法和DRAM的制造方法，属于半导体技术领域，解决了现有的去除硬掩膜方法需要设置保护层否则会导致下层损害或损失。硬掩模去除方法包括：提供半导体衬底；在半导体衬底上方自下而上顺序形成基底材料层、待刻蚀层和硬掩模层图案，其中，基底材料层的材料与硬掩模层的材料为相同或相似物质；以硬掩模层图案为掩模，刻蚀待刻蚀层以形成接触孔，其中，接触孔为高横竖比孔；以及通过等离子体刻蚀去除硬掩模层的剩余材料，并且保持基底材料层未被刻蚀。不需要高横竖比孔中的保护层来保护基底材料层的情况下，在刻蚀后去除硬掩模层时也能够保持基底材料层未被刻蚀。
一种硬掩模去除方法 dram 制造

[发明专利]半导体器件及其制造方法-CN200910004715.3有效
发明人：村越笃;矢桥胜典 -专利权人：株式会社东芝
申请日： 2009-02-20 - 公布日： 2009-08-26 - 主分类号： H01L27/146 文献下载
摘要：在半导体衬底上形成硬掩模材料膜，并且在半导体衬底的上表面中的开口的正下方形成凹陷。接下来，通过使用硬掩模材料膜作为掩模在成像区中注入杂质，在凹陷的正下方形成p型区。通过在所述凹陷和沟槽中掩埋介电材料以去除硬掩模材料膜，形成半掩埋介电膜和STI。接下来，形成分别覆叠半掩埋介电膜和STI的两个电极，并且使用一个电极和半掩埋介电膜作为掩模，在成像区中注入杂质，从而在半导体衬底中在与p型区接触的区域中形成构成光电二极管的n型区。
半导体器件及其制造方法

[发明专利]含有具有仲氨基的酚醛清漆聚合物的抗蚀剂下层膜形成用组合物-CN201480070504.9有效
发明人：西卷裕和;桥本圭祐;坂本力丸;远藤贵文 -专利权人：日产化学工业株式会社
申请日： 2014-12-15 - 公布日： 2019-12-06 - 主分类号： G03F7/11 文献下载
摘要：本发明的目的在于提供具有良好的硬掩模功能、并能够形成良好的图案形状的抗蚀剂下层膜。本发明提供了用于光刻工序的抗蚀剂下层膜形成用组合物，含有通过具有仲氨基的芳香族化合物与醛化合物的反应而得的酚醛清漆聚合物。酚醛清漆聚合物为含有式(1)所示的结构单元的聚合物。本发明还提供了半导体装置的制造方法，包括下述工序：利用本发明的抗蚀剂下层膜形成用组合物在半导体基板上形成抗蚀剂下层膜的工序；在该下层膜上形成硬掩模的工序；进而在该硬掩模上形成抗蚀剂膜的工序；通过光或电子束的照射和显影来形成抗蚀剂图案的工序；利用所形成的抗蚀剂图案对硬掩模进行蚀刻的工序；利用图案化了的硬掩模对该抗蚀剂下层膜进行蚀刻的工序；及利用图案化了的抗蚀剂下层膜对半导体基板进行加工的工序。
含有具有氨基酚醛清漆聚合物抗蚀剂下层形成组合

[发明专利]在半导体器件中形成微图案的方法-CN200710141000.3无效
发明人：李相彧 -专利权人：东部高科股份有限公司
申请日： 2007-08-15 - 公布日： 2008-06-11 - 主分类号： H01L21/027 文献下载
摘要：在半导体器件中形成微图案的方法至少包含以下步骤其中之一：在半导体衬底上和/或上方形成蚀刻层、硬掩模层、有机底部抗反射(BARC)层和/或光致抗蚀剂膜。通过对光致抗蚀剂膜曝光和显影来形成光致抗蚀剂图案。利用光致抗蚀剂图案作为掩模来形成硬掩模层图案。通过利用硬掩模层图案作为蚀刻掩模来形成蚀刻层图案。
半导体器件形成图案方法

[发明专利]一种通过两次图案化制做磁性隧道结阵列的方法-CN201611131067.4有效
发明人：张云森;麻榆阳;肖荣福 -专利权人：上海磁宇信息科技有限公司
申请日： 2016-12-09 - 公布日： 2022-02-01 - 主分类号： H01L43/12 文献下载
摘要：一种通过两次图案化制做磁性隧道结阵列的方法，包括：在底电极基底上依次形成磁性隧道结多层膜、硬掩模膜层和牺牲掩模膜层；形成含碳图膜层、无机抗反射层和光刻胶层，用光刻工艺图形化定义形成第一层图案；等离子预处理第一层图案光刻胶层；采用反应离子刻蚀工艺把第一层图案图形转移到硬掩模层；除去残留的含碳图膜层和聚合物；再次形成含碳图膜层、无机抗反射层和光刻胶层，用光刻工艺图形化定义形成第二层图案；等离子体预处理第二层图案光刻胶层；采用反应离子刻蚀工艺把第二层图案转移到硬掩模膜层，在第一层图案和第二层图案的交叉处，最终形成图形化定义的硬掩模；除去残留的含碳图膜层和聚合物；对磁性隧道结多层膜进行刻蚀。
一种通过两次图案制做磁性隧道阵列方法

[发明专利]半导体制造方法-CN201310272054.9有效
发明人：王新鹏;张海洋 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-07-02 - 公布日： 2017-08-25 - 主分类号： H01L21/762 文献下载
摘要：该方法包括提供其上依次沉积有界面层、芯膜层和硬掩模层的衬底；对硬掩模层和芯膜层进行图案化以形成中间图案，中间图案的图形间隔根据最终图形间隔来确定；对中间图案中的芯膜进行横向回刻蚀，横向回刻蚀的量根据最终关键尺寸来确定；芯膜的表面外延生长SiGe以填充由横向回刻蚀去掉的芯膜的侧壁空间；去除硬掩模；去除芯膜，从而得到由SiGe形成的间隔物图案掩模；通过干法刻蚀向下传递图案。
半导体制造方法

[发明专利]掩模坯料、转印用掩模的制造方法、及半导体器件的制造方法-CN202080022142.1在审
发明人：宍户博明;大久保亮;野泽顺 -专利权人： HOYA株式会社
申请日： 2020-02-20 - 公布日： 2021-11-05 - 主分类号： G03F1/26 文献下载
摘要：本发明的课题在于，提供能够使掩模图案、硬掩模图案进一步微细化、以及能够提高图案品质的掩模坯料，为了解决该课题，本发明的掩模坯料(100)具备在透光性基板(1)上依次层叠有图案形成用薄膜(3)和硬掩模膜(4)的结构，该掩模坯料(100)如下所述地构成：上述硬掩模膜(4)的通过X射线光电子能谱法进行分析而得到的Si2p窄谱在103eV以上的键能具有最大峰，通过X射线光电子能谱法进行分析而得到的N1s窄谱的最大峰为检测下限值以下
坯料转印用掩模制造方法半导体器件

[发明专利]空白掩模和使用所述空白掩模来制造光掩模的方法-CN201310273623.1有效
发明人：南基守;姜亘远;梁澈圭;李钟华;张圭珍 -专利权人：株式会社S&S技术
申请日： 2013-06-28 - 公布日： 2014-01-22 - 主分类号： G03F1/50 文献下载
摘要：本发明有关于一种具有光屏蔽层以及硬掩模膜的空白掩模，所述光屏蔽层包含光阻挡层以及抗反射层。所述光阻挡层以及所述抗反射层通过组合由MoSi化合物形成的层与由MoTaSi化合物形成的层而形成。因此，所述空白掩模实现32纳米或更小的图案的形成，这是因为所述光屏蔽层可形成为200埃到700埃的厚度且形成具有对应于所述图案的分辨率的图案逼真度的光掩模。另外，硬掩模膜使用包含锡和铬的化合物而形成为20埃到50埃的厚度，进而降低硬掩模膜的蚀刻速率。因此，抗蚀剂膜可形成为薄膜，进而制造高分辨率空白掩模。
空白使用掩模来制造光掩模方法

[发明专利]半导体元件的清洗液和清洗方法-CN201580011022.0有效
发明人：尾家俊行;岛田宪司 -专利权人：三菱瓦斯化学株式会社
申请日： 2015-04-20 - 公布日： 2019-08-09 - 主分类号： H01L21/304 文献下载
摘要：根据本发明，可以提供一种半导体元件的清洗方法，其特征在于，对于半导体元件使用清洗液去除干法蚀刻残渣，所述半导体元件为在具有低介电常数膜以及钴、钴合金和钨插塞中的至少1种的基板上形成硬掩模图案，接着以该硬掩模图案作为掩模，对硬掩模、低介电常数膜和阻挡绝缘膜实施干法蚀刻处理而得到的，所述清洗液包含碱金属化合物0.001～20质量％、季铵氢氧化物0.1～30质量％、水溶性有机溶剂0.01～60质量％、过氧化氢0.0001～
半导体元件清洗方法

[发明专利]用于减小压缩应力的原子植入-CN202010603227.0在审
发明人：王宜平;徐才志;郑鹏园;芮莹;R·A·本森;Y·J·胡;J·戈斯瓦米 -专利权人：美光科技公司
申请日： 2020-06-29 - 公布日： 2021-01-05 - 主分类号： H01L21/266 文献下载
摘要：一种示例性方法可以包含：对半导体的工作表面进行图案化，所述工作表面具有在电介质材料上方形成的硬掩模材料；以及在所述硬掩膜材料上方形成相对于所述硬掩模材料的折射率RI具有较低RI的材料。所述方法可以进一步包含将原子通过所述较低RI材料植入所述硬掩模材料中以减小所述硬掩模材料中的所述压缩应力。
用于减小压缩应力原子植入

[发明专利]一种制作超小型磁性随机存储器阵列的方法-CN201910079448.X有效
发明人：张云森;郭一民;陈峻;肖荣福 -专利权人：上海磁宇信息科技有限公司
申请日： 2019-01-28 - 公布日： 2023-06-02 - 主分类号： H10N50/10 文献下载
摘要：本发明提供一种制作超小型磁性随机存储器阵列的方法：在基底上沉积底电极、磁性隧道结(MTJ)、硬掩模和牺牲掩模各膜层；图形化定义MTJ图案，选择性横向缩微硬掩模和牺牲掩模；刻蚀MTJ直到底电极之上并维持少量过刻蚀；沉积绝缘层，并使底电极刻蚀前端和牺牲掩模顶部绝缘层厚度大于MTJ和硬掩模侧壁绝缘层厚度；对MTJ侧壁进行修剪；沉积底电极刻蚀用自对准掩模；刻蚀底电极；覆盖绝缘覆盖层，填充电介质并磨平。本发明在刻蚀MTJ和底电极时采用两次刻蚀，有效降低了阴影效应，另外在硬掩模刻蚀后，增加横向修剪工艺，使得后续底电极刻蚀前端和牺牲掩模顶端沉积绝缘层厚度大于MTJ和硬掩模侧壁绝缘层厚度，大大提升修剪效率。
一种制作超小型磁性随机存储器阵列方法

[发明专利]半导体器件及其制造方法-CN200880010423.4无效
发明人：川村刚平;野沢俊久;松冈孝明 -专利权人：东京毅力科创株式会社
申请日： 2008-03-28 - 公布日： 2010-02-10 - 主分类号： H01L21/768 文献下载
摘要：一种制造半导体器件的方法，包括以下步骤：(a)形成具有碳和氟的气体的等离子体，和使用等离子体在衬底上形成具有氟掺杂碳膜的内绝缘膜；(b)在所述内绝缘膜上形成金属膜；(c)根据图案蚀刻所述金属膜以形成硬掩模；(d)通过利用所述硬掩模来蚀刻所述氟掺杂碳膜以在所述氟掺杂碳膜中形成凹陷部分；(e)在所述衬底上形成配线材料膜，以利用所述配线材料填充所述凹陷部分；(f)将在所述氟掺杂碳膜上过量部分的所述配线材料和所述硬掩模移除，以暴露出所述氟掺杂碳膜的表面；和(g)移除在所述氟掺杂膜表面上形成的氧化物。
半导体器件及其制造方法

[发明专利]一种防止磁性随机存储器记忆层和参考层短路的制造方法-CN201610986180.4在审
发明人：张云森;肖荣福 -专利权人：上海磁宇信息科技有限公司
申请日： 2016-11-09 - 公布日： 2018-05-22 - 主分类号： H01L43/12 文献下载
摘要：一种防止磁性随机存储器记忆层和参考层短路的制造方法，包括：第一步骤：在表面抛光的CMOS基底上，依次形成底电极、磁性隧道结多层膜和硬掩模膜层；第二步骤：图形化定义磁性隧道结图案，并转移图案到磁性隧道结的顶部；第三步骤：反应离子刻蚀记忆层，并保留部分记忆层以防止记忆层被刻穿；第四步骤：氧化记忆层和硬掩模侧壁以获得被氧化的副产物沉积层和被氧化的部分记忆层，并进行退火修复；第五步骤：沉积一层电介质在硬掩模的周围，并覆盖被氧化的部分记忆层；第六步骤：以沉积在硬掩模周围的电介质为掩模，对被氧化的部分记忆层、势垒层、参考层和底电极进行离子束刻蚀；第七步骤：电介质填充未被刻蚀硬掩模周围的空隙，并采用化学机械抛光磨平直到未被氧化的硬掩模顶部
一种防止磁性随机存储器记忆参考短路制造方法

[发明专利]刻蚀沟槽的方法-CN202010275676.7在审
发明人：崔锺武;金成基;李俊杰;周娜;李琳;王垚 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-04-09 - 公布日： 2020-08-25 - 主分类号： H01L21/308 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种刻蚀沟槽的方法，包括以下步骤：在半导体基体上形成模氧化层；在所述模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合；对所述硬掩模层进行构图；基于所述硬掩模层形成的图案对模氧化层进行刻蚀形成沟槽。本申请通过在在硅源气体中添加掺杂气体沉积形成硬掩模层，这样能让深宽比的电容器在模氧化层刻蚀时，减少硬掩模层膜厚的损失，使得模氧化层可以按照目标关键尺寸进行刻蚀，降低了模氧化层的刻蚀难度。
刻蚀沟槽方法