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[发明专利]半导体结构及制备方法-CN202010574927.1有效
发明人： 崔锺武;金成基;高建峰;刘卫兵;李俊杰;张月 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-06-22 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：衬底，具有由隔离结构所定义出的有源区；埋入式字线，沿着第一方向延伸跨过所述有源区；埋入式位线，沿至少部分所述隔离结构延伸，且延伸方向与所述第一方向相交；气隙，位于相邻的两个所述埋入式字线之间。通过将埋入式位线形成在隔离结构中，降低了位线‑单元的耦合作用，改善了数据感测裕度，再者，本申请在相邻的埋入式字线之间形成气隙，由于空气的介电常数较小，这样可以降低相邻埋入式字线的耦合作用，达到降低了相邻的有源区之间的行锤击效应，提高了半导体器件的可靠性。
半导体结构制备方法

[发明专利]半导体结构及制备方法-CN202010280443.6有效
发明人： 崔锺武;金成基;高建峰;刘卫兵;孔真真 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-04-10 - 公布日： 2023-04-18 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：半导体衬底，于所半导体衬底内设置沟槽；埋入式栅堆叠，埋入式栅堆叠填充沟槽的下部；埋入式栅堆叠具有朝沟槽底部方向凹陷的顶表面。本申请的埋入式栅堆叠具有朝所述沟槽底部方向凹陷的顶表面，减小了埋入式栅堆叠(Gate)与源/漏区(S/D)之间的重叠部分，减少了GIDL电流,提高现有的半导体器件的可靠性。
半导体结构制备方法

[发明专利]晶体管及其制备方法-CN202010568263.8有效
发明人： 崔锺武;金成基;杨涛;高建峰;李俊峰 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-06-19 - 公布日： 2023-04-18 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种晶体管及其制备方法，包括：衬底，所述衬底具有形成在其上的源/漏区；栅堆叠结构，位于所述衬底上；金属接触插塞，与所述源/漏区连接；侧墙，位于所述栅堆叠结构与所述金属接触插塞之间；空气隙，位于所述侧墙内。由于空气的介电常数远小于氧化硅，大大减少了栅堆叠结构与金属接触插塞之间的寄生电容，从而提高晶体管的性能。
晶体管及其制备方法

[发明专利]半导体装置的制备方法-CN201910867285.1有效
发明人： 崔锺武;金成基 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2019-09-12 - 公布日： 2023-03-24 - 主分类号： H01L21/768 文献下载
摘要：一种半导体装置的制备方法，包括：提供一基板，所述基板中形成有沟槽，所述沟槽的槽壁上附着有氮化钛，所述沟槽中填充有导电材料；对沟槽中的导电材料进行干法蚀刻以部分去除沟槽中的导电材料；对沟槽的槽壁进行惰性气体离子轰击；对沟槽的槽壁进行湿法蚀刻；以及在所述沟槽中的导电材料上形成绝缘材料。通过利用惰性气体离子轰击沟槽的槽壁，从而破坏沟槽的槽壁上附着的杂质和氮化钛与槽壁的结合，以便后续更好地蚀刻去除槽壁上附着的杂质和氮化钛，进而保证产品整体的性能。
半导体装置制备方法

[发明专利]半导体结构及制备方法-CN202010280451.0有效
发明人： 崔锺武;金成基;熊文娟;蒋浩杰;李亭亭 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-04-10 - 公布日： 2023-03-17 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种半导体结构，包括：半导体衬底，于所述半导体衬底中设置第一沟槽以及第二沟槽；所述第二沟槽设置于第一沟槽之间；栅叠层结构，填充于所述第一沟槽的下部；沟槽隔离结构，设置于所述第二沟槽内，且所述沟槽隔离结构包括空气隙。由于空气的介电常数较小，这样所述空气隙可以使所述沟槽隔离结构的介电常数减小，从而降低相邻字线的耦合作用，达到降低了相邻的有源区之间的行锤击效应，提高了半导体器件的可靠性。
半导体结构制备方法

[发明专利]SiN膜的制备方法-CN202110247206.4在审
发明人： 崔锺武;金成基;项金娟;李亭亭;刘青 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-03-05 - 公布日： 2022-09-06 - 主分类号： C23C16/34 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种SiN膜的制备方法，包括以下步骤：在沉积腔室内提供半导体衬底，沉积腔室内的温度在600℃以下；通入Si前驱体和气相N2H4，使用热原子层沉积工艺在半导体衬底上形成SiN膜。避免了使用等离子体所产生的微粒，增加了膜厚，延长了PM周期，缩减了热预算(therma l budget)，减少了掺杂剂失活或扩散的现象，从而提高了半导体的性能。
sin 制备方法

[发明专利]多晶硅的沉积方法及接触插塞的制造方法-CN202110020532.1在审
发明人： 崔锺武;金成基;熊文娟;蒋浩杰;李亭亭;崔恒玮;罗英 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-01-07 - 公布日： 2022-07-12 - 主分类号： H01L27/108 文献下载
摘要：本发明涉及多晶硅的沉积方法及位线/存储节点接触插塞的制造方法。一种多晶硅的沉积方法，包括：提供一待沉积多晶硅的半导体结构；将所述半导体结构置于沉积炉中，升温至T1后，保持恒温，在恒温下进行第一阶段硅沉积；然后按一定速率升温至T2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；继续使温度保持在T2，保持恒温，在恒温下进行第三阶段硅沉积；其中，T1和T2的范围均为300～650℃，并且T2＞T1。本发明用于凹槽内沉积时具有较高的台阶覆盖率，并且由于在升温过程中完成了部分硅沉积，沉积效率相比现有技术大幅提高。
多晶沉积方法接触制造

[发明专利]一种半导体结构及其制备方法-CN202011606826.4在审
发明人： 崔锺武;金成基;刘金彪;杨涛;丁明正;李俊峰;王垚 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-28 - 公布日： 2022-07-01 - 主分类号： H01L27/108 文献下载
摘要：本发明涉及一种半导体结构及其制备方法。一种半导体结构包括：半导体衬底；位于半导体衬底上的电容，电容包括下电极和上电极，以及隔离下电极和上电极的电容介质层；覆盖上电极的上表面和侧壁的第二介质层；上电极的侧壁呈斜坡状。制备方法：半导体衬底包括存储区和外围区；在外围区上形成晶体管以及其上的第一介质层；在存储区上形成电容，电容包括下电极、电容介质层和上电极，其中上电极延伸到第一介质层上；在上电极上形成光刻胶图案，光刻胶图案的边界位于第一介质层上，对上电极进行离子注入；对上电极进行刻蚀。本发明提供的半导体结构中上电极与介质层的侧边接触界面为斜面，可以减少应力集中，从而减轻膜裂缝现象。
一种半导体结构及其制备方法

[发明专利]等离子增强原子层沉积法及沟槽/孔的表面成膜方法-CN202011566706.6在审
发明人： 崔锺武;金成基;项金娟;李亭亭;刘青 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-25 - 公布日： 2022-07-01 - 主分类号： C23C16/455 文献下载
摘要：本发明涉及一种改进的等离子增强原子层沉积法及沟槽/孔的表面成膜方法。一种改进的等离子增强原子层沉积法，包括：在一个沉积循环中，在前驱体脉冲关闭或者反应物脉冲关闭后至少进行一次真空吹扫。一种沟槽/孔的表面成膜方法包括：提供半导体基底，所述半导体基底上形成有沟槽或孔；在所述沟槽或孔内，采用上述的等离子增强原子层沉积法进行绝缘膜的沉积。本发明能沉积出均匀性更好、杂质含量更少的薄膜，尤其适宜深沟槽或高深宽比的孔内沉积，例如DRAM、FLASH和逻辑器件中的绝缘膜。
等离子增强原子沉积沟槽表面方法

[发明专利]一种半导体结构及栅极的制作方法-CN202011567045.9在审
发明人： 崔锺武;刘金彪;杨涛;孔真真;余嘉晗;项金娟 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-25 - 公布日： 2022-07-01 - 主分类号： H01L29/49 文献下载
摘要：本发明涉及一种半导体结构及栅极的制作方法。一种半导体结构包括：半导体衬底有源区设有栅极，栅极由栅介质层、第一多晶硅层、第二多晶硅层、金属层依次堆叠而成，并且第二多晶硅层掺杂有碳和锗。栅极的制作方法包括：在半导体衬底上形成浅槽隔离，然后沉积栅介质层；在第栅介质层表面沉积第一多晶硅层；在第一多晶硅层的表面沉积第二多晶硅层，并向第二多晶硅层掺杂碳和锗；然后依次进行第二多晶硅层的N型或P型掺杂、沉积金属层和盖层，经过光刻和刻蚀形成栅极。本发明达到的效果是：细化栅极多晶硅晶粒，降低机械应力；降低漏电现象，提高栅极层间接合稳定性。
一种半导体结构栅极制作方法

[发明专利]掩埋沟道阵列晶体管及其制造方法-CN202011550573.3在审
发明人： 崔锺武;金成基;刘金彪;杨涛;贺晓彬;李俊峰;王垚 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-24 - 公布日： 2022-06-28 - 主分类号： H01L27/108 文献下载
摘要：本发明提供的一种掩埋沟道阵列晶体管及其制造方法，涉及半导体技术领域，包括衬底，所述衬底上刻蚀有栅沟槽；栅介质层，所述栅介质层位于所述栅沟槽的内壁表面；栅电极层，所述栅电极层位于所述栅沟槽的下部；盖层，所述盖层位于所述栅电极层的上方；其中，所述栅沟槽两侧的衬底中具有离子注入区域。在上述技术方案中，碳离子和硼离子在衬底上栅沟槽侧壁的存储节点和位线节点的注入，可以有效的改善栅电极层诱导漏极泄漏电流的增加，改善动态随机存储器单元的刷新特性。
掩埋沟道阵列晶体管及其制造方法

[发明专利]一种半导体结构及栅极的制作方法-CN202011551445.0在审
发明人： 崔锺武;刘金彪;杨涛;孔真真;李俊峰;王文武 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-24 - 公布日： 2022-06-28 - 主分类号： H01L29/49 文献下载
摘要：本发明涉及一种半导体结构及栅极的制作方法。一种半导体结构包括：半导体衬底；所述半导体衬底的有源区设有栅极；所述栅极由栅介质层、多晶硅层、金属层依次堆叠而成，并且所述多晶硅层掺杂有一氧化碳离子。一种栅极的制作方法，包括：在半导体衬底上形成浅槽隔离，然后形成栅介质层；在所述栅介质层表面沉积多晶硅层；向所述多晶硅层内注入一氧化碳离子；然后进行N型和/或P型掺杂、沉积金属层、盖层，经过光刻刻蚀形成栅极。本发明细化了栅极多晶硅晶粒，降低了机械应力，还提高了栅极金属与多晶硅的接合稳定性。
一种半导体结构栅极制作方法

[发明专利]掩埋沟道阵列晶体管及其制造方法-CN202011553616.3在审
发明人： 崔锺武;金成基;熊文娟;蒋浩杰;李亭亭;崔恒玮;罗英 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-24 - 公布日： 2022-06-28 - 主分类号： H01L27/108 文献下载
摘要：本发明提供的一种掩埋沟道阵列晶体管及其制造方法，涉及半导体技术领域，包括衬底，衬底上包括栅沟槽；栅介质层位于栅沟槽的内壁上；功函数层位于栅沟槽的下部且位于栅介质层的表面上；栅电极层位于栅沟槽的下部，并且栅电极的顶面低于功函数的顶面；盖层位于栅沟槽中且位于栅电极层上。在上述技术方案中，在该掩埋沟道阵列晶体管中，功函数层在沟槽深度方向的高度大于栅电极层的高度，因此可以有效的改善栅极诱导漏极泄漏电流的增加，改善动态随机存储器的刷新特性。
掩埋沟道阵列晶体管及其制造方法

[发明专利]接触孔中填充多晶硅的方法-CN202011553806.5在审
发明人： 崔锺武;金成基;刘金彪;杨涛;贺晓彬;项金娟;王垚 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-12-24 - 公布日： 2022-06-28 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种接触孔中填充多晶硅的方法。接触孔中填充多晶硅的方法包括：在半导体衬底上形成接触孔；在所述接触孔的底壁和侧壁上沉积第一层多晶硅，然后向所述第一层多晶硅内注入离子；在所述第一层多晶硅的表面沉积第二层多晶硅，以填充所述接触孔，然后进行退火处理。本发明分两个阶段填充多晶硅作为导电介质，能够提高介质的致密度和膜均匀性，减小接触电阻，并且工序条件都可控，影响因素少，得到的器件批次间一致性高。
接触填充多晶方法

[发明专利]电容器及其制备方法-CN202011019867.3在审
发明人： 崔锺武;金成基;李俊杰;周娜;李琳;王佳 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-09-24 - 公布日： 2022-03-29 - 主分类号： H01L27/108 文献下载
摘要：本申请涉及半导体技术领域，具体涉及一种电容器及其制备方法，该电容器包括：衬底；于所述衬底上形成第一子电容；沿竖直方向在所述第一子电容上方依次层叠的第二至第N个子电容；每个子电容包括筒形下电极，所述筒形下电极内填充有导电介质柱体；所述第二至第N个子电容的下电极分别与其相邻下方子电容的导电介质柱体相连接；所述N为大于等于零的整数，N个所述子电容并联连接。本申请设置多层电极板组件，在下电极的内壁填充柱体,将下电极的外壁作为电极接触使用，增大了电极板的面积，从而提高了电容器的电容量。
电容器及其制备方法

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