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[发明专利]沟槽的填充方法-CN202310615676.0在审
发明人：李睿;曹志伟;张召 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-05-26 - 公布日： 2023-08-08 - 主分类号： H01L27/146 文献下载
摘要：本申请公开了一种沟槽的填充方法，包括：在第一外延层上形成硬掩模层，第一外延层形成于硅衬底上；在硬掩模层中形成第一沟槽，第一沟槽底部的第一外延层暴露；进行刻蚀，刻蚀至第一沟槽下方第一外延层中的预定深度，在第一外延层中形成第二沟槽，第二沟槽的深度和宽度的比值大于4；进行预处理以去除第二沟槽表面的杂质；通过采用纯硅源的外延沉积工艺在第二沟槽表面形成硅晶种层；通过底压外延沉积工艺形成第二外延层，第二外延层填充所述第二沟槽；去除第二沟槽外的硬掩模层和第二外延层本申请先通过采用纯硅源的外延沉积工艺在沟槽表面形成硅晶种层，再通过底压外延沉积工艺形成第二外延层，降低了沟槽中填充的外延层产生缺陷的几率。
沟槽填充方法

[发明专利]半导体基板及其形成方法-CN202010488714.7在审
发明人：李文中;廖翠芸;焦平海 -专利权人：合晶科技股份有限公司
申请日： 2020-06-02 - 公布日： 2021-12-07 - 主分类号： H01L27/12 文献下载
摘要：一种半导体基板及其形成方法，该半导体基板包括第一硅基板、氧化层、第二硅基板及外延层。氧化层设置于第一硅基板上。第二硅基板设置于氧化层上。第二硅基板具有介于10nm～10μm的厚度。外延层设置于第二硅基板上。由于第二硅基板的厚度较薄，因此外延层对第二硅基板所造成的应力也会较小，从而使外延层的品质较佳，因此，半导体基板具有不易翘曲的特性。
半导体及其形成方法

[发明专利]一种外延结构及其制备方法-CN202310696044.1在审
发明人：房育涛;蔡文必;叶念慈;张富钦 -专利权人：厦门市三安集成电路有限公司
申请日： 2021-06-28 - 公布日： 2023-09-22 - 主分类号： H01L29/06 文献下载
摘要：公开了一种外延结构及其制备方法，所述外延结构包括：硅衬底，所述硅衬底具有第一表面；外延层，所述外延层设置在所述第一表面；所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III‑V族材料。本公开的外延结构及其制备方法，能够利用该网格状裂纹释放热失配张应力，从而获得更厚更高质量的外延材料，减小高温外延生长时硅衬底翘曲。
一种外延结构及其制备方法

[发明专利]一种外延结构及其制备方法-CN202110719527.X有效
发明人：房育涛;蔡文必;叶念慈;张富钦 -专利权人：厦门市三安集成电路有限公司
申请日： 2021-06-28 - 公布日： 2023-09-01 - 主分类号： H01L29/778 文献下载
摘要：公开了一种外延结构及其制备方法，所述外延结构包括：硅衬底，所述硅衬底具有第一表面；外延层，所述外延层设置在所述第一表面；所述外延层包括若干子外延层和网格状裂纹，所述若干子外延层被配置为由所述网格状裂纹隔开，所述外延层的材料为III‑V族材料。本公开的外延结构及其制备方法，能够利用该网格状裂纹释放热失配张应力，从而获得更厚更高质量的外延材料，减小高温外延生长时硅衬底翘曲。
一种外延结构及其制备方法

[实用新型]一种肖特基二极管-CN201120285403.7有效
发明人：赵为涛;苗本秀;张录周 -专利权人：山东沂光电子股份有限公司
申请日： 2011-08-08 - 公布日： 2012-04-11 - 主分类号： H01L29/06 文献下载
摘要：其包括硅衬底、硅外延层、二氧化硅、P＋环、金属硅化物、阻挡金属层、粘附金属层和金属电极层，所述硅衬底上生长有硅外延层，硅外延层上沉积有二氧化硅，硅衬底和硅外延层为N型半导体硅材料，在硅外延层中具有P＋环，P＋环与硅外延层形成一单边突变PN结，与肖特基结并联，金属硅化物在二氧化硅的窗口内，在二氧化硅的窗口上依次覆盖阻挡金属层、粘附金属层和金属电极层。
一种肖特基二极管

[发明专利]外延硅晶片的制造方法及外延硅晶片-CN201980037347.4在审
发明人：古贺祥泰 -专利权人：胜高股份有限公司
申请日： 2019-06-05 - 公布日： 2021-03-16 - 主分类号： H01L21/322 文献下载
摘要：本发明提供一种能够制造在抑制外延缺陷的形成的同时具有高吸杂能力的外延硅晶片的方法及外延硅晶片。本发明的外延硅晶片的制造方法的特征在于，包括：第1工序，对具有正面、背面及边缘区域的硅晶片，在含碳气体气氛下以800℃以上且980℃以下的温度实施热处理，在硅晶片的至少正面侧的表层部形成碳扩散层；以及第2工序，在形成于硅晶片的正面侧的表层部的碳扩散层上，以900℃以上且1000℃以下的温度形成硅外延层。
外延晶片制造方法

[发明专利]一种低后脉冲硅光电倍增管结构及其制作方法-CN202211411162.5在审
发明人：李睿智;张勇;郭安然;邓挺;杜雨倩 -专利权人：中国电子科技集团公司第四十四研究所
申请日： 2022-11-11 - 公布日： 2023-03-03 - 主分类号： H01L31/0203 文献下载
摘要：本发明涉及一种低后脉冲硅光电倍增管结构及其制作方法，属于半导体光电探测器芯片加工技术领域。该结构包括多个硅光电倍增管单元、多个隔离槽结构、硅外延层、高反射金属层、永久键合胶层和载体片；硅光电倍增管单元部分嵌入硅外延层，部分固定在硅外延层上表面；隔离槽结构嵌入硅外延层，用于隔离相邻的硅光电倍增管单元；高反射金属层固定在硅外延层下表面；载体片通过永久键合胶层永久键合在高反射金属层下表面。本发明可以大幅度降低硅光电倍增管结构后脉冲，同时降低制作工艺难度和制作成本。
一种脉冲光电倍增管结构及其制作方法

[发明专利]外延硅晶片的制造方法和外延硅晶片-CN201380040947.9有效
发明人：楢原和宏;增田纯久 -专利权人：胜高股份有限公司
申请日： 2013-07-24 - 公布日： 2017-03-29 - 主分类号： H01L21/205 文献下载
摘要：[课题]提供一种周边部的平坦度高的外延硅晶片的制造方法以及由此得到的外延硅晶片。[解决方法]一种外延硅晶片的制造方法，其特征在于，在硅晶片2的顶面23上形成外延层3，所述硅晶片2的顶面23的面取向为（100）面或（110）面，顶面23侧的端部的倒角宽度A1为200μm以下。
外延晶片制造方法

[实用新型]大功率肖特基势垒器件-CN201420385324.7有效
发明人：徐吉程;毛振东;薛璐 -专利权人：苏州硅能半导体科技股份有限公司
申请日： 2014-07-11 - 公布日： 2014-12-03 - 主分类号： H01L29/872 文献下载
摘要：本实用新型公开一种大功率肖特基势垒器件，位于所述单晶硅外延层上部并开口于所述单晶硅外延层上表面的沟槽，其特征在于：所述沟槽四壁均具有第一二氧化硅氧化层，一导电多晶硅体嵌入所述沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于沟槽内且与单晶硅外延层之间设有所述第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，位于单晶硅外延层内的上部区域且位于所述沟槽上部外侧四周具有第二导电类型掺杂区，第二导电类型掺杂区与单晶硅外延层的接触面为弧形面，所述第二导电类型掺杂区位于单晶硅外延层的深度小于导电多晶硅体位于单晶硅外延层的深度
大功率肖特基势垒器件

[发明专利]FDSOI源漏外延生长方法-CN202210394301.1在审
发明人：岳双强;汪韬;李妍;辻直树 -专利权人：上海华力集成电路制造有限公司
申请日： 2022-04-14 - 公布日： 2022-08-12 - 主分类号： H01L21/762 文献下载
摘要：本发明公开了一种FDSOI源漏外延生长方法，包括：按现有工艺制造FDSOI直至沉积第一层隔离侧墙；刻蚀去除绝缘体硅顶部和栅极顶部的第一层隔离侧墙，保留栅极两侧的第一层隔离侧墙；绝缘体硅顶部生长硅外延，打开沟槽窗口；NMOS源漏区域第一材料外延生长；PMOS源漏区域第二材料外延生长，锗硅生长前清洗后所剩余的锗硅层厚度大于PMOS源漏外延生长所需要厚度的最小值；刻蚀去除第一层隔离侧墙底部旁的外延硅。
fdsoi 外延生长方法

[发明专利]SOI HYB边缘硅外延制造方法和终端设备-CN202011562993.3在审
发明人：朱轶铮;陆连 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-12-25 - 公布日： 2021-04-30 - 主分类号： H01L21/762 文献下载
摘要：本发明公开了一种SOI HYB边缘硅外延制造方法，包括：提供一SOI衬底；设置硬掩膜层刻蚀去除部分SOI衬底的BOX层、SOI SI层和OX层露出硅衬底，在露出硅衬底上形成硅外延；执行研磨工艺，使硅外延上表面与硬掩膜层上表面齐平；对硅外延执行刻蚀，使硅外延上表面位于SOI SI层的上表面和下表面之间；去除硬掩膜层、OX层和SIN层，使SOI SI层上表面和硅外延上表面齐平；执行STI trench刻蚀工及后续工艺。
soi hyb 边缘外延制造方法终端设备

[发明专利]具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法-CN03823250.2有效
发明人：林明仁;J·S·吴;汪海宏;相奇 -专利权人：先进微装置公司
申请日： 2003-09-12 - 公布日： 2005-10-19 - 主分类号： H01L29/786 文献下载
摘要：一种垂直双栅极MOSFET (FinFET)器件使用应变硅来改良载流子迁移率。在一种方法中，将FinFET基体(46)图形化形成一层覆盖于电介质层上(40)的硅锗(SiGe)(42)。接着在该硅锗FinFET基体(46)上形成硅外延层(34)。由于本征硅以及作为外延硅生长的模板的硅锗晶格尺寸不同，因而在外延硅中产生应力。应变硅比松散硅(relaxed silicon)具有更高的载流子迁移率，因此外延的应变硅在FinFET中提供较高的载流子迁移率。将应变硅沟道层用于FinFET中可实现较高的驱动电流。
具有改良载流子迁移率垂直栅极场效应晶体管及其形成方法

[发明专利]一种大尺寸硅衬底III族氮化物外延生长方法-CN201610293366.1在审
发明人：陈龙 -专利权人：上海芯晨科技有限公司
申请日： 2016-05-05 - 公布日： 2017-11-14 - 主分类号： H01L21/205 文献下载
摘要：本发明提供一种大尺寸硅衬底III族氮化物外延生长方法，包括如下步骤提供一硅衬底；将所述硅衬底放入反应腔体内，并使得所述硅衬底与水平面呈预设角度；所述预设角度大于0°；在所述硅衬底正反两面同时外延生长III本发明的大尺寸硅衬底III族氮化物外延生长方法针对现有大尺寸硅衬底上GaN外延面临的巨大热膨胀系数失配的问题，提出一种内在应力平衡的双面外延的方法，可以实现任意大尺寸硅衬底上III族氮化物的高质量外延生长，无论在III族氮化物的外延过程还是降温过程，硅衬底能够始终保持平整，从而彻底解决了热失配及晶格失配引起的晶圆翘曲问题。
一种尺寸衬底 iii 氮化物外延生长方法

[发明专利]一种沟槽型半超结功率器件及其制作方法-CN201510007314.9有效
发明人：李理;马万里;赵圣哲 -专利权人：北大方正集团有限公司;深圳方正微电子有限公司
申请日： 2015-01-07 - 公布日： 2018-12-04 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽型半超结功率器件及其制作方法，其中制作方法包括：在衬底上形成双外延层，并进行刻蚀形成沟槽；在双外延层上方以及沟槽内形成P型硅；去除双外延层上方的全部P型硅以及沟槽内的部分P型硅；在双外延层以及沟槽内保留的P型硅上方形成氧化层，并在沟槽内填充多晶硅；去除双外延层上方的氧化层和多晶硅，对多晶硅进行N型离子注入，形成源区。采用双层外延片，一次沟槽刻蚀在沟槽下部形成P柱区域，利用氧化层作为隔离，在沟槽上部填充多晶硅形成沟道，工艺简单，降低了器件制造成本。双外延层以及保留的P型硅上方形成的氧化层将P型区域和N型区域分隔开，可以防止N区和P区之间相互扩散，提高了器件性能。
一种沟槽型半超结功率器件及其制作方法

[发明专利]MOS晶体管及用以形成外延结构的半导体制作工艺-CN201410393840.9在审
发明人：吕曼绫;洪裕祥;张仲甫;吴彦良;沈文骏;刘家荣;傅思逸;陈意维 -专利权人：联华电子股份有限公司
申请日： 2014-08-12 - 公布日： 2016-02-17 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种MOS晶体管以及用以形成外延结构的半导体制作工艺，该MOS晶体管包含有一栅极结构、一外延间隙壁以及一外延结构。栅极结构设置于一基底上。外延间隙壁，设置于栅极结构侧边的基底上，其中外延间隙壁包含硅及氮，且氮/硅比大于1.3。外延结构设置于外延间隙壁侧边的基底中。再者，本发明还提供一种半导体制作工艺包含有下述步骤，用以形成一外延结构。接着，形成一外延间隙壁于栅极结构侧边的基底上，用以定义一外延结构的位置，其中外延间隙壁包含硅及氮，且氮/硅比大于1.3。然后，形成外延结构于外延间隙壁侧边的基底中。
mos 晶体管用以形成外延结构半导体制作工艺