[实用新型]一种容量为1M×32bit的非气密三维封装SRAM存储器有效
| 申请号： | 201920180109.6 | 申请日： | 2019-01-31 |
| 公开（公告）号： | CN209312763U | 公开（公告）日： | 2019-08-27 |
| 发明（设计）人： | 李晗;余欢 | 申请（专利权）人： | 西安微电子技术研究所 |
| 主分类号： | H01L25/065 | 分类号： | H01L25/065;H01L23/495;H01L23/31;G11C5/02;G11C11/413 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 徐文权 |
| 地址： | 710065 陕西*** | 国省代码： | 陕西;61 |
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| 摘要： | 本实用新型公开了一种容量为1M×32bit的非气密三维封装SRAM存储器，结构上利用八个芯片作为三维结构堆叠层，将芯片层作为层间互连铜箔叠放层，将芯片与铜箔在高度方向交替堆叠，形成三维立体结构的设计，将八片SRAM芯片的数据线分为两组引出，实现32位数据位宽的扩充；将八片SRAM芯片的选通线分别单独通过引出线引出，通过选通线实现不同芯片与数据位的选择控制；八片SRAM芯片的地址线、电源线、地线、写控制线、字节选通线和输出使能线分别连接后引出，实现了在与单层芯片所占面积接近的情况下实现了8倍容量和2倍位宽的扩展，显著减少存储器器件占用PCB板的平面空间，利于系统的小型化。尤其适合应用于有高密度集成、小型化需求的航空、航天领域。 | ||
| 搜索关键词： | 芯片 存储器 三维封装 选通线 气密 铜箔 三维立体结构 本实用新型 存储器器件 高密度集成 层间互连 航天领域 交替堆叠 平面空间 三维结构 输出使能 写控制线 选择控制 地址线 电源线 叠放层 堆叠层 数据线 芯片层 引出线 单层 地线 两组 位宽 占用 航空 应用 | ||
【主权项】：
1.一种容量为1M×32bit的非气密三维封装SRAM存储器，其特征在于，包括8个相互堆叠在一起的SRAM芯片(1)，单个SRAM芯片容量为256k×16bit，最下层的SRAM芯片(1)下端设有引线框架(2)，引线框架(2)上设有外引线(5)，每个SRAM芯片上设有引出SRAM芯片引脚的铜箔引脚(3)，SRAM芯片(1)和引线框架(2)外层通过灌封胶(4)固封，每个SRAM芯片上的铜箔引脚和外引线(5)延伸至灌封胶(4)外表面，灌封胶(4)外层设有连通铜箔引脚和外引线(5)的外部金属镀化层引线(6)。
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- 郑东飞;余欢 - 西安微电子技术研究所
- 2019-01-31 - 2019-08-27 - H01L25/065
- 本实用新型公开了一种容量为1M×8bit的非气密三维封装EEPROM存储器，包括8个相互堆叠在一起的EEPROM芯片，最下层的EEPROM芯片下端设有垫板，垫板下端固定有引线框架，引线框架上设有外引线，每个EEPROM芯片上设有引出EEPROM芯片引脚的铜箔引脚，结构上利用八个芯片作为三维结构堆叠层，将芯片层作为层间互连铜箔叠放层，形成堆叠体，利用三维立体结构的设计，八片EEPROM芯片的片选线分别单独通过引出线引出；八片EEPROM芯片的地址线连接，八片EEPROM芯片的写使能、读使能、空闲/忙分别连接后引出，在与单层芯片所占面积接近的情况下实现了8倍容量的扩展，显著减少存储器器件占用PCB板的平面空间，利于系统的小型化。尤其适合应用于有高密度集成、小型化需求的航空、航天领域。
- 用于在多芯片封装体中测试辅助部件的方法和装置-201510836557.3
- A·拉赫曼;C·H·泰赫 - 阿尔特拉公司
- 2015-11-26 - 2019-08-23 - H01L25/065
- 在减少所需的测试引脚数的同时提供了用于测试多芯片封装体的方式。该多芯片封装体可以包括耦合至多个子部件的一个主裸片。在测试过程中，在其他子部件保持空闲时该多个子部件中的一个子部件可以被选择以用于测试。该多个子部件可以通过一个共享路径接收多个测试信号。在将未选择的该多个部件置于三态模式时多个专用的选择引脚可以用于激活所选择的该子部件。也能够通过直接使用该主裸片来控制测试过程中该多个子部件的选择。若期望的话，可以从该主裸片借用该主裸片的多个通用输入‑输出(GPTO)引脚以便在测试过程中向所选择的该子部件传递多个测试信号。若期望的话，复用电路在测试过程中也可以用于选择性地将多个信号路由到该多个子部件。
- 半导体装置-201610828758.3
- 杨亨均;李炯东;权容技;文英硕;金成旭 - 海力士半导体有限公司
- 2012-03-08 - 2019-08-20 - H01L25/065
- 本发明提供一种半导体装置，包括扫描电路模块，所述扫描电路模块包括：接收部，所述接收部被配置为响应于第二控制信号而从设置在第一芯片中的另一个电路单元的输出信号和设置在第二芯片中的电路单元的输出信号中的一个来产生输出信号；以及输出部，所述输出部被配置为响应于第一控制信号而将所述接收部的输出信号输出至设置在所述第一芯片中的又一个电路单元和设置在第三芯片中的电路单元中的一个，其中，所述扫描电路模块被设置在所述第一芯片中。
- 半导体装置及其制造方法-201710140999.3
- 脇岡宽之 - 东芝存储器株式会社
- 2017-03-10 - 2019-08-16 - H01L25/065
- 实施方式提供一种能够抑制半导体芯片翘曲的半导体装置及其制造方法。实施方式的半导体装置具备衬底、第1半导体芯片、第1树脂部件、第2半导体芯片及第2树脂部件。第1半导体芯片设置在衬底的上方。第1树脂部件覆盖第1半导体芯片。第2半导体芯片设置在树脂部件之上，在隔着树脂部件与第1半导体芯片对向的部分具有凹部。第2树脂部件密封第2半导体芯片。
- 专利分类
