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农业化学；冶金建筑机械工程区域搜索

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B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]P型FET及其制造方法-CN202010277149.X有效
发明人：白文琦;王世铭;黄志森;胡展源;李昆鸿 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-04-10 - 公布日： 2023-06-09 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种P型FET，晕环注入区包括具有独立调节亚阈值漏电流的第一晕环注入子区和具有独立调节漏端结漏电流的第二晕环注入子区；第一晕环注入子区的结深大于轻掺杂漏区的结深但是小于漏区的结深，第一晕环注入子区横向延伸到对应的轻掺杂漏区的侧面外的沟道区中，第一晕环注入子区将轻掺杂漏区的底部表面和侧面包覆；第二晕环注入子区的结深大于第一晕环注入区的结深，第二晕环注入子区位于轻掺杂漏区的侧面内侧且位于轻掺杂漏区的底部，第二晕环注入子区将对应的源区或漏区的位于轻掺杂漏区底部的侧面包覆
fet 及其制造方法

[发明专利]一种沟槽型MOS器件及其制造方法-CN201710369652.6有效
发明人：蒋正洋 -专利权人：华润微电子（重庆）有限公司
申请日： 2017-05-23 - 公布日： 2020-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种沟槽型MOS器件及其制造方法，其中，所述沟槽型MOS器件至少包括：第一导电类型重掺杂衬底及其上的第一导电类型轻掺杂外延层；间隔形成于所述第一导电类型轻掺杂外延层上部的多个第一导电类型源区及多个沟槽；形成于所述沟槽内的栅氧化层和多晶硅栅；形成于所述第一导电类型轻掺杂外延层上部的第二导电类型轻掺杂体区；形成于所述第二导电类型轻掺杂体区上的元胞区接触孔及覆盖所述元胞区沟槽内多晶硅栅的绝缘介质块；形成于位于所述元胞区的相邻两个第一导电类型源区之间的第二导电类型重掺杂体接触区；形成于所述元胞区接触孔内的金属源极。
一种沟槽 mos 器件及其制造方法

[实用新型]一种沟槽型碳化硅MOSFET器件-CN202320162866.7有效
发明人：宋安英;张瑜洁 -专利权人：泰科天润半导体科技（北京）有限公司
申请日： 2023-02-09 - 公布日： 2023-07-25 - 主分类号： H01L29/78 文献下载
摘要：本实用新型提供了一种沟槽型碳化硅MOSFET器件，包括：外延层设于碳化硅衬底一侧面，外延层上设有轻掺杂区，轻掺杂区上设有源极区以及重掺杂区；U型栅氧层分别连轻掺杂区、接外延层以及轻掺杂区，U型栅氧层底部设有通孔肖特基接触金属层设于通孔，肖特基接触金属层下侧面连接至外延层；隔离介质层设于U型栅氧层内，隔离介质层下侧面与肖特基接触金属层上侧面连接；多晶硅设于U型栅氧层，多晶硅层下侧面连接至隔离介质层的上侧面；源极金属层分别连接源极区、重掺杂区、轻掺杂区以及外延层；栅极金属层连接至多晶硅层；漏极金属层连接至碳化硅衬底的另一侧面；反向导通时，优先导通沟槽底部的肖特基二极管，防止器件性能退化。
一种沟槽碳化硅 mosfet 器件

[发明专利]不对称的薄膜晶体管结构-CN200710149011.6有效
发明人：陈坤宏 -专利权人：友达光电股份有限公司
申请日： 2003-08-20 - 公布日： 2008-02-06 - 主分类号： H01L29/786 文献下载
摘要：该半导体层包含有一第一轻掺杂区以及一第一重掺杂区设于该栅极的一侧，一第二轻掺杂区以及一第二重掺杂区设于该栅极的另一侧。该第一轻掺杂区与该第一重掺杂区之间包含有一第一界面，该第二轻掺杂区与该第二重掺杂区之间包含有一第二界面，且其中该第一界面与其邻近的一第一栅极侧壁间的间距与该第二界面与其邻近的一第二栅极侧壁间的间距不相等
不对称薄膜晶体管结构

[发明专利]不对称的薄膜晶体管结构-CN03154587.4有效
发明人：陈坤宏 -专利权人：友达光电股份有限公司
申请日： 2003-08-20 - 公布日： 2005-02-23 - 主分类号： H01L29/786 文献下载
摘要：该半导体层包含有一第一轻掺杂区以及一第一重掺杂区设于该栅极的一侧，一第二轻掺杂区以及一第二重掺杂区设于该栅极的另一侧。该第一轻掺杂区与该第一重掺杂区之间包含有一第一界面，该第二轻掺杂区与该第二重掺杂区之间包含有一第二界面，且其中该第一界面与其邻近的一第一栅极侧壁间的间距与该第二界面与其邻近的一第二栅极侧壁间的间距不相等
不对称薄膜晶体管结构

[发明专利]薄膜晶体管、薄膜晶体管的制备方法及CMOS器件-CN201610363860.0在审
发明人：赵芬利;谢应涛 -专利权人：深圳市华星光电技术有限公司
申请日： 2016-05-26 - 公布日： 2016-08-17 - 主分类号： H01L29/786 文献下载
摘要：薄膜晶体管包括：基板；邻近基板设置的低温多晶硅层；与低温多晶硅层同层且设置在低温多晶硅层相对两端的第一、第二轻掺杂区，与低温多晶硅层同层设置的第一、第二重掺杂区，第一重掺杂区设置在第一轻掺杂区远离低温多晶硅层的一端，第二重掺杂区设置在第二轻掺杂区远离低温多晶硅层的一端，第一、第二轻掺杂区及第一、第二重掺杂区掺杂类型相同；第一绝缘层，包括第一、第二部分，第一部分覆盖低温多晶硅层、第一、第二轻掺杂区及第一、第二重掺杂区
薄膜晶体管制备方法 cmos 器件

[发明专利]具有双重离子注入的NOR型闪存结构及其制造方法-CN200910004505.4有效
发明人：吴怡德;李永忠;陈宜秀 -专利权人：宜扬科技股份有限公司
申请日： 2009-03-06 - 公布日： 2010-09-08 - 主分类号： H01L27/115 文献下载
摘要：本发明提供一种具有双重离子注入的NOR型闪存结构及其制造方法，该NOR型闪存结构包含：一半导体衬底、一轻掺杂漏极区、一第一源极区、一高掺杂漏极区、一磷掺杂漏极区、二自动对准金属硅化物层及一位障插栓。本发明在改善短沟道效应及避免轻掺杂漏极区在刻蚀时容易被挖穿的现象之后，还加强了轻掺杂漏极区与高掺杂漏极区结处的电性连接，使内存中载流子的迁移率不会降低。
具有双重离子注入 nor 闪存结构及其制造方法

[发明专利]一种高压IGBT器件及其制备方法-CN202011517209.7在审
发明人：陈利;陈译;陈彬 -专利权人：厦门芯一代集成电路有限公司
申请日： 2020-12-21 - 公布日： 2021-03-09 - 主分类号： H01L29/739 文献下载
摘要：本发明公开了一种高压IGBT器件及其制备方法，其包括：P型衬底、N型重掺杂缓冲区、N型轻掺杂漂移区、CEL‑N型重掺杂区、P型阱区、P型发射区、N型重掺杂区、高K绝缘层、栅极多晶硅区、栅极、发射极和集电极，其中N型重掺杂缓冲区设在P型衬底上，集电极设在P型衬底的下表面，N型轻掺杂漂移区设在N型重掺杂缓冲区上，CEL‑N型重掺杂区设在N型轻掺杂漂移区上，P型阱区设在CEL‑N型重掺杂区两侧，P型阱区上设有与N型重掺杂区电连接的P型发射区和靠近栅结构区的N型重掺杂区，发射区电极设在P型发射区上，在CEL‑N重掺杂区和P型阱区的上表面设有高K绝缘层、栅极多晶硅区和栅极电极。
一种高压 igbt 器件及其制备方法

[实用新型]一种基于SIC的高压IGBT器件-CN202023102546.8有效
发明人：陈利;陈译;陈彬 -专利权人：厦门芯一代集成电路有限公司
申请日： 2020-12-21 - 公布日： 2021-07-23 - 主分类号： H01L29/739 文献下载
摘要：本实用新型公开了一种基于SIC的高压IGBT器件，其包括：P型衬底、N型重掺杂缓冲区、N型轻掺杂漂移区、CEL‑N型重掺杂区、P型阱区、P型发射区、N型重掺杂区、高K绝缘层、栅极多晶硅区、栅极、发射极和集电极，其中N型重掺杂缓冲区设在P型衬底上，集电极设在P型衬底的下表面，N型轻掺杂漂移区设在N型重掺杂缓冲区上，CEL‑N型重掺杂区设在N型轻掺杂漂移区上，P型阱区设在CEL‑N型重掺杂区两侧，P型阱区上设有与N型重掺杂区电连接的P型发射区和靠近栅结构区的N型重掺杂区，发射区电极设在P型发射区上，在CEL‑N重掺杂区和P型阱区的上表面设有高K绝缘层、栅极多晶硅区和栅极电极。
一种基于 sic 高压 igbt 器件

[发明专利]高压元件及其制造方法-CN201710805808.0有效
发明人：黄宗义 -专利权人：立锜科技股份有限公司
申请日： 2017-09-08 - 公布日： 2020-06-30 - 主分类号： H01L27/04 文献下载
摘要：高压元件形成于一半导体基板，包含：第一深阱区、横向轻掺杂区、高压阱区、绝缘区、本体区、栅极、源极、漏极与第一隔绝阱区。其中，第一深阱区与第一隔绝阱区以将该高压元件，于半导体基板上表面下，与邻近元件电性隔绝。该横向轻掺杂区于纵向上介于第一深阱区与高压阱区之间，且该横向轻掺杂区上下邻接于第一深阱区与高压阱区。其中，该横向轻掺杂区用以于该高压元件操作时，降低该高压元件内部的电容，改善瞬时响应。
高压元件及其制造方法

[发明专利]RF LDMOS器件及制造方法-CN201210287206.8有效
发明人：李娟娟;钱文生;韩峰;慈朋亮 -专利权人：上海华虹NEC电子有限公司
申请日： 2012-08-13 - 公布日： 2013-04-17 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种RF LDMOS器件，其结构是，漏端N型轻掺杂区为横向非均匀N掺杂，靠近多晶硅栅的一边有一掺杂浓度相对较高并且深度比漏端N型轻掺杂区深的N型中掺杂区，而靠近漏端的区域掺杂浓度相对较低，通过对漏端N型轻掺杂区横向掺杂浓度的调节，在保证器件具有较高击穿电压的同时，有效地降低了器件的导通电阻。
rf ldmos 器件制造方法

[发明专利]半导体器件及其制作方法-CN201811532604.5在审
发明人：赵东光;占琼 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2018-12-14 - 公布日： 2019-04-12 - 主分类号： H01L29/423 文献下载
摘要：本发明公开了一种半导体器件及其制作方法，本发明技术方案中，栅介质层以及栅极表面覆盖有第一介质层，可以基于栅极及其表面的第一介质层，在所述衬底内形成轻掺杂漏区以及轻掺杂源区，避免轻掺杂源区与轻掺杂漏区扩散到栅极下方，可以增大轻掺杂源区与轻掺杂漏区之间的距离，避免穿通击穿问题，降低寄生电容，提高操作频率。可以基于所述栅极及其侧壁的第一介质层和第二介质层，在所述衬底内形成源区和漏区，在形成图案化的第二介质层时，由于第一介质层的保护，可以避免图案化第二介质层时导致的过刻蚀问题。
介质层轻掺杂漏区轻掺杂源区半导体器件图案化衬底制作操作频率寄生电容栅极表面栅介质层制作工艺过刻蚀侧壁穿通击穿两层漏区源区扩散覆盖

[发明专利]半导体器件及其制造方法-CN202010357589.6在审
发明人：冯荣杰 -专利权人：杭州士兰微电子股份有限公司
申请日： 2020-04-29 - 公布日： 2020-08-18 - 主分类号： H01L29/735 文献下载
摘要：该半导体器件包括：衬底；外延层，位于衬底上；绝缘层，位于外延层上，具有多个接触孔；隔离区，位于外延层中，从外延层的上表面延伸至衬底的上表面；第一轻掺杂区，位于外延层中并且从隔离区内部横向延伸至外延层中，第一轻掺杂区超出隔离区第一预定长度；以及第一导电层，位于绝缘层上，并且位于第一轻掺杂区上方，横向超出第一轻掺杂区第三预定长度，其中，第一引线经由接触孔与第一轻掺杂区相连。该半导体器件通过设置第一轻掺杂区和第一导电层，减小了耗尽线的弯曲程度，进一步减小了耗尽线终端的弯曲程度，延长了耗尽线的长度，从而减小了场强，进而达到了提高半导体器件耐压程度的目的。
半导体器件及其制造方法

[实用新型]半导体器件-CN202020692358.6有效
发明人：冯荣杰 -专利权人：杭州士兰微电子股份有限公司
申请日： 2020-04-29 - 公布日： 2021-03-09 - 主分类号： H01L29/735 文献下载
摘要：该半导体器件包括：衬底；外延层，位于衬底上；绝缘层，位于外延层上，具有多个接触孔；隔离区，位于外延层中，从外延层的上表面延伸至衬底的上表面；第一轻掺杂区，位于外延层中并且从隔离区内部横向延伸至外延层中，第一轻掺杂区超出隔离区第一预定长度；以及第一导电层，位于绝缘层上，并且位于第一轻掺杂区上方，横向超出第一轻掺杂区第三预定长度，其中，第一引线经由接触孔与第一轻掺杂区相连。该半导体器件通过设置第一轻掺杂区和第一导电层，减小了耗尽线的弯曲程度，进一步减小了耗尽线终端的弯曲程度，延长了耗尽线的长度，从而减小了场强，进而达到了提高半导体器件耐压程度的目的。
半导体器件

[发明专利]一种高压瞬态电压抑制二极管-CN201910742008.8有效
发明人：刘聪;孔谋夫;陈罕之 -专利权人：电子科技大学
申请日： 2019-08-12 - 公布日： 2021-06-01 - 主分类号： H01L29/861 文献下载
摘要：包括第一导电类型掺杂区，位于第一导电类型掺杂区下方的第二导电类型掺杂区，位于第二导电类型掺杂区下方的第二导电类型轻掺杂外延层，位于第二导电类型轻掺杂外延层之中、远离第二导电类型掺杂区一侧的梳状结构的第一金属阴极，完全覆盖第一金属阴极表面的第一导电类型注入区，与第二导电类型轻掺杂外延层肖特基接触的第二金属阴极，位于第一导电类型掺杂区上方的金属阳极。
一种高压瞬态电压抑制二极管

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