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[发明专利]LDMOS及其制造方法-CN200910201753.8有效
发明人：张帅;戚丽娜;吕赵鸿 -专利权人：上海华虹NEC电子有限公司
申请日： 2009-11-05 - 公布日： 2011-05-11 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种LDMOS，在传统LDMOS结构的基础上增加：阱(12)中靠近沟槽(13)的侧壁和底部处具有轻掺杂区(30)，轻掺杂区(30)与阱(12)的掺杂类型相同且轻掺杂区(30)的掺杂浓度更小。传统LDMOS的漂移区为阱(12)，本发明LDMOS的漂移区为阱(12)和轻掺杂区(30)。这样本发明LDMOS便可降低沟道在垂直和水平方向上的电场，从而减小了漂移区的电子碰撞强度，使热载流子注入效应得到抑制，提高了LDMOS器件的安全工作区和可靠性。
ldmos 及其制造方法

[实用新型]阵列基板、显示面板及显示装置-CN201720236870.8有效
发明人：李元行;郑丽华;蔡寿金;朱绎桦;陈国照 -专利权人：厦门天马微电子有限公司
申请日： 2017-03-13 - 公布日： 2017-12-19 - 主分类号： G02F1/1362 文献下载
摘要：阵列基板包括衬底基板、设置在衬底基板一侧的多个薄膜晶体管，以及设置在薄膜晶体管与衬底基板之间的遮光结构；薄膜晶体管包括有源层，有源层包括重掺杂区、轻掺杂区和沟道区；遮光结构向有源层的正投影至少覆盖薄膜晶体管的轻掺杂区、沟道区、部分重掺杂区；遮光结构的边缘包括倾角区，有源层包括形成在倾角区上方的过渡区；过渡区位于重掺杂区。本申请的方案通过优化遮光结构，使得有源层的过渡区位于薄膜晶体管的重掺杂区，从而具有较多晶界的过渡区远离薄膜晶体管的轻掺杂区和沟道区，可以降低由于过渡区与轻掺杂区交叠造成的漏电流，从而改善显示面板的显示亮度变暗的现象
阵列显示面板显示装置

[发明专利]半导体结构及其形成方法-CN202210630986.5在审
发明人：方明旭;许昭昭;田甜;陈华伦 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-06-06 - 公布日： 2022-09-06 - 主分类号： H01L29/06 文献下载
摘要：一种半导体结构及其形成方法，其形成方法包括：形成衬底上的栅极结构、栅极结构一侧的体区内的源极和栅极结构另一侧的漂移区内的漏极，漂移区内还具有第一轻掺杂区，第一轻掺杂区包围漏极且与漏极相接触，部分栅极结构位于第一区上，且另一部分栅极结构层还位于第二区上，体区具有第一导电类型，漂移区、第一轻掺杂区、源极和漏极具有第二导电类型，第一导电类型与第二导电类型不同，漂移区具有第一掺杂浓度，漏极具有第二掺杂浓度，第一轻掺杂区具有第三掺杂浓度，第一掺杂浓度低于第三掺杂浓度，第三掺杂浓度低于第二掺杂浓度，有利于提升器件的性能。
半导体结构及其形成方法

[发明专利]低功耗的双向瞬态电压抑制器件-CN201410157937.X有效
发明人：管国栋;孙玉华 -专利权人：苏州固锝电子股份有限公司
申请日： 2014-04-18 - 公布日： 2016-11-30 - 主分类号： H01L27/02 文献下载
摘要：本发明公开一种低功耗的双向瞬态电压抑制器件，包括具有第一重掺杂N型区、重掺杂P型区和第二重掺杂N型区的P型单晶硅片，重掺杂P型区与第一重掺杂N型区接触的区域且靠位于重掺杂P型区边缘的四周区域具有第一轻掺杂N型区，此第一轻掺杂N型区的上表面与第一重掺杂N型区的下表面接触，此第一轻掺杂N型区的外侧面与第一沟槽接触；所述重掺杂P型区与第二重掺杂N型区接触的区域且靠位于重掺杂P型区边缘的四周区域具有第二轻掺杂N型区。
功耗双向瞬态电压抑制器件

[实用新型]低功耗的双向瞬态电压抑制器件-CN201420191762.X有效
发明人：管国栋;孙玉华 -专利权人：苏州固锝电子股份有限公司
申请日： 2014-04-18 - 公布日： 2014-10-22 - 主分类号： H01L27/02 文献下载
摘要：本实用新型公开一种低功耗的双向瞬态电压抑制器件，包括具有第一重掺杂N型区、重掺杂P型区和第二重掺杂N型区的P型单晶硅片，重掺杂P型区与第一重掺杂N型区接触的区域且靠位于重掺杂P型区边缘的四周区域具有第一轻掺杂N型区，此第一轻掺杂N型区的上表面与第一重掺杂N型区的下表面接触，此第一轻掺杂N型区的外侧面与第一沟槽接触；所述重掺杂P型区与第二重掺杂N型区接触的区域且靠位于重掺杂P型区边缘的四周区域具有第二轻掺杂N型区。
功耗双向瞬态电压抑制器件

[实用新型]晶体管结构-CN201821276032.4有效
发明人：不公告发明人 -专利权人：长鑫存储技术有限公司
申请日： 2018-08-08 - 公布日： 2019-03-26 - 主分类号： H01L29/06 文献下载
摘要：本实用新型提供了一种晶体管结构，包括：衬底，衬底上形成有核心结构，核心结构包括栅极结构及叠置于栅极结构上的盖帽结构，核心结构两侧的衬底上还形成有侧墙结构，侧墙结构贴置于核心结构的侧壁上；轻掺杂结构层，包括在侧墙结构的阻隔下自然分离在衬底不同深度且相互断离的轻掺杂结构层区和副结构层区，轻掺杂结构层区位于侧墙结构的下方，副结构层区位于轻掺杂结构层区的两侧；源漏结构区，形成于侧墙结构背离核心结构的一侧的衬底中，源漏结构区深于轻掺杂结构层区的深度差小于轻掺杂结构层区和副结构层区的深度间隔，使得源漏结构区相接于轻掺杂结构层区且不相接于副结构层区，由此提供了一种不同的晶体管结构以满足不同的技术需求。
结构层轻掺杂侧墙结构核心结构衬底副结构晶体管结构源漏结构栅极结构本实用新型盖帽结构技术需求深度间隔自然分离深度差侧壁阻隔背离

[实用新型]功率金属氧化物半导体场效晶体管-CN202120432684.8有效
发明人：李振道;孙明光 -专利权人：江苏应能微电子有限公司
申请日： 2021-02-26 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开一种功率金属氧化物半导体场效晶体管，包括位于碳化硅衬底中的N型外延层、位于N型外延层中上部的轻掺杂P型阱层，所述轻掺杂P型阱层位于第一沟槽、第二沟槽之间区域的上部间隔地设置有第一重掺杂N型源极区、第二重掺杂N型源极区，所述第一重掺杂N型源极区、第二重掺杂N型源极区与轻掺杂P型阱层的接触面均为弧形面；重掺杂P型区左右两侧面分别与第一重掺杂N型源极区、第二重掺杂N型源极区各自弧形面的部分区域接触，所述重掺杂P型区与轻掺杂P型阱层的接触面为向下凸起的弧形面，轻掺杂P型阱层与N型外延层的接触面为向下凸起的弧形面。
功率金属氧化物半导体晶体管

[实用新型]低功耗沟槽式功率MOS器件-CN202120434005.0有效
发明人：李振道;孙明光 -专利权人：江苏应能微电子有限公司
申请日： 2021-02-26 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开一种低功耗沟槽式功率MOS器件，其轻掺杂P型阱层位于第一重掺杂N型源极区、第二重掺杂N型源极区之间的区域设置有一重掺杂P型区，所述重掺杂P型区上表面与轻掺杂P型阱层上表面齐平，且位于轻掺杂P型阱层下方，且重掺杂P型区下表面延伸至所述N型外延层内，所述重掺杂P型区中部的宽度大于其上部和下部的宽度；第一重掺杂N型源极区、第二重掺杂N型源极区与轻掺杂P型阱层的接触面均为弧形面，所述轻掺杂P型阱层与
功耗沟槽功率 mos 器件

[发明专利]EDMOS器件结构-CN202010672175.2有效
发明人：刘俊文 -专利权人：华虹半导体（无锡）有限公司
申请日： 2020-07-14 - 公布日： 2022-10-28 - 主分类号： H01L29/78 文献下载
摘要：EDMOS器件结构，包括：半导体衬底，半导体衬底的上层掺杂形成第一导电类型高压阱；轻掺杂第二导电类型漂移区，位于第一导电类型高压阱的上层；第一导电类型体区，位于第一导电类型高压阱的上层中，且与轻掺杂第二导电类型漂移区相邻；栅极结构，位于第一导电类型体区和轻掺杂第二导电类型漂移区的相邻界面上；漏极，位于轻掺杂第二导电类型漂移区中，远离栅极结构的一侧；控制栅，设置在轻掺杂第二导电类型漂移区上，位于栅极结构和漏极之间，用于分散轻掺杂第二导电类型漂移区中的电场分布
edmos 器件结构

[发明专利]一种用于制备半导体功率器件的方法-CN201510570811.X在审
发明人：哈姆扎·耶尔马兹;伍时谦;丹尼尔·卡拉夫特;马督儿·博德;安荷·叭剌;潘继;李亦衡;金钟五 -专利权人：万国半导体股份有限公司
申请日： 2013-01-29 - 公布日： 2015-12-30 - 主分类号： H01L29/06 文献下载
摘要：一种半导体功率器件包括一个形成在重掺杂层上的轻掺杂层。一个或多个器件形成在轻掺杂层中。每个器件都包括一个本体区、一个源极区、以及一个形成在轻掺杂区中相应的沟槽中的一个或多个栅极电极。本体区的导电类型与轻掺杂层和重掺杂层相反。源极区形成在上表面附近。一个或多个深接触区形成在沿一个或多个沟槽附近的第三维度的一个或多个位置处。接触区在第一方向上从上表面开始，延伸到轻掺杂层中，并与源极区电接触。
一种用于制备半导体功率器件方法

[发明专利]一种半导体器件结构及其制备方法-CN201610908290.9在审
发明人：段双亮 -专利权人：上海和辉光电有限公司
申请日： 2016-10-18 - 公布日： 2018-04-27 - 主分类号： H01L29/786 文献下载
摘要：本发明涉及薄膜晶体管制造领域，尤其涉及一种半导体器件结构及其制备方法，通过在栅极制备之后，采用垂直离子注入工艺于衬底中形成轻掺杂区；继续制备阻挡层，以于栅极的侧壁上形成侧墙；以上述的栅极及侧墙为掩膜，再次进行垂直离子注入工艺，以于上述轻掺杂区中形成作为源漏极的重掺杂区，而轻掺杂区位于侧墙下方的区域由于侧墙的遮挡，其离子浓度仍然保持不变，以作为器件的轻掺杂漏（LDD）区；由于采用垂直离子注入工艺，且基于轻掺杂区的基础上再形成作为源漏区的重掺杂区，可精准地控制所形成的每个区域中离子的注入剂量，同时还能提高注入离子的深度，且通过调整侧墙的厚度可灵活地调整LDD区的大小。
一种半导体器件结构及其制备方法

[发明专利]沟槽底部氧化物屏蔽以及三维P-本体接触区的纳米MOSFET-CN201310034093.5有效
发明人：哈姆扎·耶尔马兹;伍时谦;丹尼尔·卡拉夫特;马督儿·博德;安荷·叭剌;潘继;李亦衡;金钟五 -专利权人：万国半导体股份有限公司
申请日： 2013-01-29 - 公布日： 2013-08-14 - 主分类号： H01L29/78 文献下载
摘要：一种半导体功率器件包括一个形成在重掺杂层上的轻掺杂层。一个或多个器件形成在轻掺杂层中。每个器件都包括一个本体区、一个源极区、以及一个形成在轻掺杂区中相应的沟槽中的一个或多个栅极电极。本体区的导电类型与轻掺杂层和重掺杂层相反。源极区形成在上表面附近。一个或多个深接触区形成在沿一个或多个沟槽附近的第三维度的一个或多个位置处。接触区在第一方向上从上表面开始，延伸到轻掺杂层中，并与源极区电接触。
沟槽底部氧化物屏蔽以及三维本体接触纳米 mosfet

[发明专利]一种高隔离性的n型LDMOS器件及其制造方法-CN201310641803.0在审
发明人：李喆;王黎;陈瑜;陈华伦 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2013-12-03 - 公布日： 2015-06-03 - 主分类号： H01L29/78 文献下载
摘要：在p型硅衬底中具有深n阱、轻掺杂n阱和轻掺杂p阱一。在深n阱中具有轻掺杂p阱二；在轻掺杂p阱二中具有重掺杂p阱二和重掺杂n阱一；在重掺杂p阱二中具有n型重掺杂的源极和体区引出区；在重掺杂n阱一中具有漏极；在部分的重掺杂p阱二和部分的重掺杂n阱一之上具有栅氧化层在轻掺杂p阱一中具有重掺杂p阱一；在重掺杂p阱一中具有衬底引出区。在轻掺杂n阱中具有重掺杂n阱二；在重掺杂n阱二中具有保护环引出区。在硅材料的表面具有多个隔离结构。本申请可以实现体区与衬底、衬底与保护环、漏极与保护环的良好电学隔离。
一种隔离 ldmos 器件及其制造方法

[发明专利]主动元件基板-CN202111474591.2在审
发明人：廖柏咏;何毅达 -专利权人：友达光电股份有限公司
申请日： 2021-12-03 - 公布日： 2022-03-11 - 主分类号： H01L29/786 文献下载
摘要：第一半导体层包括依序连接的第一重掺杂区、第一轻掺杂区、沟道区、第二轻掺杂区以及第二重掺杂区。第一栅极位于栅极绝缘层上，且重叠于沟道区。第一源极电连接至第一重掺杂区。第一漏极电连接至第二重掺杂区。遮蔽电极在基板的法线方向上重叠于第二轻掺杂区。
主动元件

[发明专利]一种沟槽型功率器件及其制作方法-CN201911357317.X在审
发明人：陈雪萌;杨林森;王艳颖 -专利权人：华润微电子（重庆）有限公司
申请日： 2019-12-25 - 公布日： 2021-06-25 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种沟槽型功率器件及其制作方法，该方法包括以下步骤：提供一自下而上依次包括第一导电类型重掺杂层及第一导电类型轻掺杂外延层的基板；形成元胞区沟槽及终端区沟槽于轻掺杂外延层中；形成栅介质层于沟槽的侧壁与底面及轻掺杂外延层的顶面；形成多晶硅层以填充进元胞区沟槽及终端区沟槽，并对多晶硅层进行第二导电类型掺杂；刻蚀多晶硅层直至多晶硅层与轻掺杂外延层顶面齐平，得到元胞区沟槽栅及终端区沟槽多晶硅；对元胞区沟槽栅及终端区沟槽多晶硅进行第一导电类型掺杂；形成体区于轻掺杂外延层中；形成源区于体区中。本发明采用沟槽型终端，可以采用较高的能量进行体区注入，使器件具有更加稳定的阈值电压和击穿电压。
一种沟槽功率器件及其制作方法

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