[发明专利]导电沟道和源极线耦合在审

申请号：	201810216534.6	申请日：	2018-03-16
公开（公告）号：	CN108695333A	公开（公告）日：	2018-10-23
发明（设计）人：	C·金姆;S·M·波克	申请（专利权）人：	英特尔公司
主分类号：	H01L27/11529	分类号：	H01L27/11529;H01L27/11556
代理公司：	永新专利商标代理有限公司 72002	代理人：	林金朝;王英
地址：	美国加***	国省代码：	美国;US
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摘要：	公开了导电沟道技术。在一个示例中，一种存储器部件可以包括源极线，具有电耦合到源极线的第一和第二导电层的导电沟道以及与导电沟道相邻的存储器单元。在一个方面，通过防止不希望的氧化物形成，增加界面接触面积，并且通过经由多个薄沟道集成方案调整材料结晶粒度和间界，相对于单层导电沟道形成方案，改善了沟道导电性和可靠性。还公开了相关的系统和方法。
搜索关键词：	导电沟道源极线存储器部件存储器单元第二导电层沟道导电性材料结晶方案调整界面接触耦合电耦合氧化物单层沟道
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【主权项】：

1.一种存储器部件，包括：源极线；导电沟道，所述导电沟道具有电耦合到所述源极线的第一导电层和第二导电层；以及存储器单元，所述存储器单元与所述导电沟道相邻。

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摘要：提供了三维半导体存储器件和制造其的方法。一种存储器件可以包括：半导体层，包括第一区和第二区；第一垂直结构，在第一区上并在与半导体层的顶表面垂直的第一方向上延伸；以及第二垂直结构，在第二区上并在第一方向上延伸。第一垂直结构可以包括在第一方向上延伸并与半导体层接触的垂直半导体图案、以及围绕垂直半导体图案的第一数据存储图案。第二垂直结构可以包括在第一方向上延伸并与半导体层接触的绝缘结构、以及围绕绝缘结构的第二数据存储图案。

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摘要：本发明提供了一种顶层选择栅切线的刻蚀工艺方法，通过将顶层选择栅切线刻蚀工艺步骤前置，设置在ON堆叠结构形成之后、台阶结构形成之前，而由于ON堆叠结构刚形成之后核心存储区域较为平坦，核心存储区与边缘区、晶圆中心和边缘之间厚度的差距＜这使得随后进行的顶层选择栅切线刻蚀工艺的精度更容易控制这就避免台阶结构形成以及化学机械研磨工艺(CMP)产生的难以避免的表面高度差导致的顶层选择栅切线刻蚀精度难以控制而造成对下层氮化硅不期望的破坏，从而使得后续的钨栅的成形精度更高，因此产品具有更好的电阻性能。

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摘要：本申请实施例公开了一种存储器结构及其制备方法，该存储器结构中，在CMOS芯片的正面形成有第一金属图案层。其中，存储器结构中的至少部分导电凸块、所述TAC、所述第一通孔、所述第二通孔以及所述第一金属图案层上的金属图案之间形成电连接，从而使多个TAC通过所述导电凸块、第一通孔和第二通孔以及第一金属图案层上的金属图案按照特定方式连接形成测试TAC性能的测试结构。通过对该测试TAC性能的测试结构的测试，能够实现对TAC性能的测试。基于此，本申请实施例还公开了一种存储器结构的测试方法。

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摘要：本申请实施例公开了一种3D NAND存储器件及其制备方法，该制备方法在进行刻蚀垂直通孔之前，在每一台阶的末端均形成一凸起结构，在形成与每一台阶相连的垂直通孔时，以该凸起结构作为对准标记。该凸起结构的光学成像能够真实反映阶梯字线区台阶的实际位置，因此，该凸起结构在光学成像照片上形成的条纹与垂直通孔的刻蚀掩膜开孔间的套准精度可以真实反映垂直通孔的刻蚀掩膜开孔与阶梯字线区的套准精度，因此，本申请通过计算该凸起结构在光学成像照片上形成的条纹与上层刻蚀掩膜开孔间的套准精度，可提升刻蚀的垂直通孔刻蚀与阶梯面的对准精度，最终使垂直通孔填充形成与金属栅极有效电连接的垂直金属连线，进而减少器件失效的可能性。

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申请日： 2017-08-31 - 公布日： 2019-01-01 - 主分类号： H01L27/11529
摘要：本发明提供一种三维存储器阵列的多级接触及其制造方法，可以通过结构的调整,只需要一层光罩就可以在3D NAND技术中实现接触结构的制备。通过在阶梯型硅/衬底结构上方放置用于选择比过渡的终止层,在刻蚀的过程中首先利用具有高选择比的刻蚀工艺，使接触通道停止在终止层上,再利用反向选择比的刻蚀工艺去掉终止层,最终实现均匀的打开台阶型硅/衬底上方的接触通道的目的。通过本发明提供的上述工艺，避免了现有技术中采用一层光罩进行刻蚀的过程中产生的刻蚀不足或过刻蚀的情况，采用这种新的工艺可以节省成本,降低工艺复杂度,扩大工艺窗口。

一种阵列共源极填充结构及其制备方法-201710775892.6
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摘要：提供了一种阵列共源极填充结构及其制备方法。该共源极填充结构位于层间绝缘层中的共源极接触孔内，包括下部多晶硅部分以及上部钨金属部分，并且下部多晶硅部分为As/B重掺杂多晶硅，还通过快速热处理以使得所述多晶硅部分的As/B掺杂剂被激活并使得部分所述多晶硅被晶化。通过将共源极钨填充部分地替换为多晶硅显著降低了晶片应力。此外，通过进行快速热晶化处理而利用非原位注入的砷和硼改善了多晶硅的电导率和霍尔迁移率以获得了更好的电特性。

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摘要：本发明涉及一种接触窗形成方法和接触窗结构，接触窗形成方法包括：提供衬底，在衬底表面沉积介质层；第一次刻蚀，形成第一接触孔洞；生长，在第一接触孔洞的底壁和侧壁生长非晶硅内墙；第二次刻蚀，形成第二接触孔洞，同时保证第二次刻蚀的方法对非晶硅和介质层的材料具有高度的选择比；激活，在非晶硅内墙进行高剂量离子注入，并退火；降阻，在激活后的非晶硅内墙的表面沉积IV副族金属，生成金属硅化物结构层；钨插塞‑化学机械抛光，形成第一接触窗和第二接触窗。本发明通过在外围电路接触窗的孔壁生长硅侧墙，保护了外围电路接触窗的孔壁的完整性，保证3D NAND闪存接触窗的可靠性以及IC电路的金属互联。

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申请日： 2018-09-21 - 公布日： 2018-11-16 - 主分类号： H01L27/11529
摘要：本发明提供一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，至少其中之一所述栅极层的边缘构成所述台阶的顶表面，所述台阶的顶表面上形成有导电层，所述导电层上连接有接触部。与现有技术相比，由于栅极层上覆盖有导电层，导致栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

导电沟道和源极线耦合-201810216534.6
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摘要：本发明提供了一种顶层选择栅切线的光刻‑刻蚀工艺方法，通过在光刻后增加低温氧化物(LTO)材料沉积的工艺步骤，来变相减小了光刻关键尺寸(PHCD)，从而实现了减小顶层选择栅切线的关键尺寸，以适应半导体部件微型化发展的需要。同时采用了低温氧化物(LTO)作为沉积材料，使得等离子体增强化学的气相沉积法(PECVD)的沉积温度的温度可控制在约50℃，远远低于光刻胶材料(Photo Resist)的100‑120℃的烘烤温度(Bake Temperature)，能够完全避免在沉积材料时出现光刻胶材料变软的现象。以上述手段替换使用浸入光刻工具(Immersion Litho Tool)的方式，来经济且稳定的减小光刻关键尺寸，进而减小顶层选择栅切线的关键尺寸。

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摘要：本公开涉及一种非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元(CEL)，该至少一个存储器单元包括选择晶体管(TRS)，该选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，该半导体源极区域与该嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，该状态晶体管包括具有嵌入在该衬底区域中在该嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与该浮栅绝缘并且部分地位于该浮栅上方的控制栅极(CG)，该源极区域(S)、该漏极区域(D1，D2)和该衬底区域(SB1，SB2)以及该控制栅极(CG)是单独可极化的。

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发明人： O.权;J.朴;W.赵 -专利权人：桑迪士克科技有限责任公司
申请日： 2017-03-10 - 公布日： 2017-09-26 - 主分类号： H01L27/11529
摘要：描述了多种方法和系统，用于减小用于利用一个或多个NAND串来执行存储器操作的裸片面积和电路复杂性。在一些实施例中，NAND串可以被安排在p阱之内，所述p阱被物理地短路连接至NAND串的源极侧端。在这种情况下，在存储器操作期间，施加至所述NAND串的所述源极侧端的偏置电压(例如，2.5V)也将可以被施加至所述p阱。所述NAND串的所述源极侧端与所述p阱之间的物理短路可以在制作存储器裸片期间形成，并且可以在所述存储器裸片的操作期间防止所述NAND串的所述源极侧端与所述p阱彼此电绝缘。

基于CMOS工艺的单次可编程只读存储器-201720138918.1
发明人：陆阳;王炜槐;韩广涛;陈佳;周逊伟 -专利权人：杰华特微电子（张家港）有限公司
申请日： 2017-02-16 - 公布日： 2017-09-12 - 主分类号： H01L27/11529
摘要：本实用新型公开了一种基于CMOS工艺的单次可编程只读存储器，由于选择管与存储器件之间连接有压差产生器件，将压差产生器件上的压降作为存储器件体端与源端的电压差，作为存储器件的浮栅PMOS体端和源端不再等电位，并且体端电位高于源端，另一个方案则是在浮栅PMOS栅端和源端之间并联有电容。在PMOS浮栅不存储电荷的情况下，降低逻辑0状态下的漏电，无需增加工艺流程，节省了成本。

一种基于深孔填充的三维半导体存储器件及其制备方法-201410471222.1
发明人：缪向水;季宏凯;童浩 -专利权人：华中科技大学
申请日： 2014-09-16 - 公布日： 2017-08-11 - 主分类号： H01L27/11529
摘要：本发明公开了一种基于深孔填充的三维半导体存储器件及其制备方法。该制备方法适用于制备三维半导体存储器的U型沟道采用双离子束沉积技术，一束离子轰击靶材，使材料原子发生溢出，原子沿轨迹沉积到深孔中，一束离子轰击深孔表面，使沉积的材料无法覆盖深孔顶部，从而确保三维半导体存储器件U型沟道的完整形成。U型沟道的半导体存储器件的电极从器件上方引出，减小了电极的接触面积，同时U型半导体存储器件的NAND串可以包括至少一层半导体、一层绝缘层交替叠加的堆叠结构，增大了单位面积下的器件数，故U型沟道的半导体存储器可以大大增加存储密度。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]导电沟道和源极线耦合在审

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