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[发明专利]一种半导体器件及其制造方法-CN202211153862.9在审
发明人：刘小欣;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2022-09-21 - 公布日： 2022-12-20 - 主分类号： H01L27/11529 文献下载
摘要：本公开实施例提供了一种半导体器件，包括：第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏极，所述源极和漏极分别位于所述沟道区沿所述第一衬底厚度方向的相对的两侧。
一种半导体器件及其制造方法

[发明专利]半导体器件以及包括该半导体器件的电子系统-CN202210684684.6在审
发明人：李东镇;林濬熙;金鹤善;孙洛辰;金政垠;闵柱盛;李昌宪 -专利权人：三星电子株式会社
申请日： 2022-06-16 - 公布日： 2022-12-20 - 主分类号： H01L27/11529 文献下载
摘要：本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括：包括外围电路的下部水平层；和提供在下部水平层上的上部水平层，该上部水平层包括垂直地延伸的存储单元串，其中下部水平层包括：第一基板；器件隔离层，限定第一基板的第一有源区；以及第一栅极结构，包括依次堆叠在第一有源区上的第一栅极绝缘图案、第一导电图案、第一金属图案和第一覆盖图案，其中第一导电图案包括掺杂的半导体材料，器件隔离层覆盖第一导电图案的第一侧表面，并且第一金属图案包括在第一导电图案上的第一主体部分。
半导体器件以及包括电子系统

[发明专利]竖直半导体器件-CN202210629921.9在审
发明人：俞昌渊;郭判硕;边大锡 -专利权人：三星电子株式会社
申请日： 2022-06-06 - 公布日： 2022-12-16 - 主分类号： H01L27/11529 文献下载
摘要：一种竖直存储器件可以包括第一导线结构和地址解码器。第一导线结构可以在衬底上。第一导线结构可以包括在与衬底的表面垂直的方向上交替并重复堆叠的导线和绝缘层。地址解码器可以连接到第一导线结构中包括的导线中的每一条导线的第一端。地址解码器可以将电信号施加到导线。在导线中的每一条导线中，与第一端相邻的第一部分和与第二端相邻的第二部分可以具有不同的形状。第一部分中的第一电阻可以低于第二部分中的第二电阻。可以减小导线的RC延迟。
竖直半导体器件

[发明专利]垂直存储器件-CN202210644833.6在审
发明人：权容奭;卢永植;朴相元;徐圣鋎;李东奎;郑宰镛 -专利权人：三星电子株式会社
申请日： 2022-06-08 - 公布日： 2022-12-16 - 主分类号： H01L27/11529 文献下载
摘要：一种存储器件，包括：在第一方向和垂直于第一方向的第二方向上延伸的第一衬底，第一衬底包括存储单元区和第一外围电路区；以及第二衬底，包括第二外围电路区，在第一方向和第二方向上延伸，第二衬底在垂直于第一方向和第二方向的第三方向上与第一衬底重叠。该存储器件还包括：存储单元阵列，设置在存储单元区中并且包括在第三方向上延伸的多个垂直沟道结构；设置在第二外围电路区中的外围电路；以及在第三方向上延伸穿过第一外围电路区和第二外围电路区的电阻器。该电阻器包括在第一方向上与多个垂直沟道结构重叠的多个电阻接触结构。
垂直存储器件

[发明专利]半导体器件-CN202210611593.X在审
发明人：朴安洙;金雅廪;申昊文 -专利权人：三星电子株式会社
申请日： 2022-05-31 - 公布日： 2022-12-06 - 主分类号： H01L27/11529 文献下载
摘要：一种半导体器件包括：外围电路区域，包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。
半导体器件

[发明专利]存储装置-CN201810149169.1有效
发明人：清水峻 -专利权人：铠侠股份有限公司
申请日： 2018-02-13 - 公布日： 2022-12-02 - 主分类号： H01L27/11529 文献下载
摘要：实施方式提供一种使晶体管的动作速度提高的存储装置。实施方式的存储装置具备：多个第1电极层，在第1方向上积层；两个以上的第2电极层，在所述第1方向上积层在所述第1电极层上；信道层，在所述第1方向上贯穿所述第1电极层及所述第2电极层；以及电荷累积层，设置在所述第1电极层与所述信道层之间。所述第2电极层的所述第1方向的层厚比所述第1电极层的所述第1方向的层厚更厚。
存储装置

[发明专利]半导体装置及其制造方法-CN202210030520.1在审
发明人：泉隆史;籏崎晃次;中岛绅伍 -专利权人：铠侠股份有限公司
申请日： 2022-01-12 - 公布日： 2022-11-29 - 主分类号： H01L27/11529 文献下载
摘要：本发明涉及一种半导体装置及其制造方法。实施方式提供一种能够改善存储器单元阵列的周边电路的电特性的半导体装置。一实施方式的半导体装置具备：半导体衬底；周边电路，设置在半导体衬底上；及积层体，具有设置在周边电路的上方的存储器单元阵列。周边电路具有：金属膜，包含硅；硅化物膜，积层在金属膜上；及势垒金属膜，积层在硅化物膜上。
半导体装置及其制造方法

[发明专利]半导体结构及其形成方法、以及存储器-CN202110452450.4在审
发明人：汪涵;郑凯;贺存哲 -专利权人：北方集成电路技术创新中心（北京）有限公司
申请日： 2021-04-26 - 公布日： 2022-10-28 - 主分类号： H01L27/11529 文献下载
摘要：一种半导体结构及其形成方法、以及存储器，半导体结构包括：基底，包括多个分立的单元阵列区，用于形成存储单元；多条沿列向延伸且沿行向排布的隔离结构，位于基底中，单元阵列区的隔离结构的顶面低于基底的顶面；第一漏掺杂层，位于隔离结构沿行向第二侧露出的基底侧壁上；第二漏掺杂层，位于隔离结构沿行向第一侧露出的基底侧壁上；浮栅，位于单元阵列区的相邻隔离结构之间的部分基底上，且浮栅沿列向分立间隔排布；沿列向的源区，位于单元阵列区的相邻浮栅之间的基底内。本发明实施例使得第一漏掺杂层和二漏掺杂层的形成工艺免受离子注入工艺的限制，提高第一漏掺杂层和第二漏掺杂层的形成质量，优化半导体结构的性能。
半导体结构及其形成方法以及存储器

[发明专利]闪存器件及其制作方法-CN201910891254.X有效
发明人：陈建奇 -专利权人：中芯国际集成电路制造（北京）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2019-09-19 - 公布日： 2022-10-28 - 主分类号： H01L27/11529 文献下载
摘要：本申请涉及半导体制造领域，具体地涉及一种闪存器件及其制作方法。所述闪存器件包括：半导体衬底；隔离结构，位于所述半导体衬底内并隔离所述半导体衬底的有源区；位于所述半导体衬底的有源区上的隧穿氧化层和浮置栅极，其中，所述浮置栅极的顶部侧壁包括一凸出结构；位于所述隔离结构表面以及浮置栅极表面的控制栅介质层；位于所述浮置栅极之间，覆盖所述控制栅介质层表面的控制栅极。所述凸出结构提高了浮置栅极和控制栅极之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
闪存器件及其制作方法

[发明专利]半导体装置和包括该半导体装置的数据存储系统-CN202210381847.3在审
发明人：金敬勳;金嘉银;朴珠希;洪锡愚 -专利权人：三星电子株式会社
申请日： 2022-04-12 - 公布日： 2022-10-21 - 主分类号： H01L27/11529 文献下载
摘要：提供了半导体装置和包括该半导体装置的数据存储系统。半导体装置包括：基底，具有第一区域、围绕第一区域的第二区域和围绕第二区域的第三区域；存储器结构，在第一区域上；第一缺陷检测器，在第二区域上；以及坝结构，在第三区域上，其中，坝结构围绕第一缺陷检测器并且包括堆叠在第三区域上的多条导线。
半导体装置包括数据存储系统

[发明专利]一种改善Eflash Cell区字线顶部氧化层被损坏的方法-CN202110449078.1有效
发明人：向磊;江晨 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-04-25 - 公布日： 2022-10-04 - 主分类号： H01L27/11529 文献下载
摘要：本发明提供一种改善Eflash Cell区字线顶部氧化层被损坏的方法，硅基底上cell区的一侧设有外围区；cell区设有多个相互间隔的浮栅多晶硅结构，浮栅多晶硅结构被PEOX层覆盖；PEOX层被TEOS层覆盖；覆盖在每个浮栅多晶硅结构上的TEOS层彼此之间的空隙形成沟槽；外围区设有多晶硅层、位于多晶硅层上的PEOX层以及位于PEOX层上的TEOS层；在cell区和外围区形成覆盖TEOS层的第一BARC层；第一BARC层填充于cell区之间的沟槽；刻蚀第一BARC层，直至cell区之间的沟槽中的第一BARC层的厚度为为止；在cell区和外围区先后形成第二BARC层和光刻胶；对外围区进行光刻形成栅极。本发明可改善字线顶部被损坏的风险，使得多晶硅刻蚀后字线上氧化层作为保护层，其厚度对于刻蚀外围区更安全。
一种改善 eflash cell 区字线顶部氧化损坏方法

[发明专利]半导体存储装置-CN202110947764.1在审
发明人：前嶋洋 -专利权人：铠侠股份有限公司
申请日： 2021-08-18 - 公布日： 2022-09-27 - 主分类号： H01L27/11529 文献下载
摘要：本发明提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置具备：第1及第2存储单元(MT)，设置在衬底上方；位线(BL0)，在Y方向上延伸，与第1存储单元电连接；第1贴合焊垫(BP1、BP2)，与位线(BL0)电连接；感测放大器(SA0)，与第1贴合焊垫电连接，对位线(BL0)的电压进行感测；位线(BL1)，与位线(BL0)相邻地在Y方向上延伸，与第2存储单元电连接；第2贴合焊垫(BP1、BP2)，与位线(BL1)电连接；以及感测放大器(SA1)，与第2贴合焊垫电连接，对位线(BL1)的电压进行感测。第1贴合焊垫与第2贴合焊垫相邻而在Y方向上排列，感测放大器(SA0)与感测放大器(SA1)相邻而在与Y方向交叉的X方向上排列。
半导体存储装置

[发明专利]一种位线驱动器-CN201910941098.3有效
发明人：陈亮;甘程 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-30 - 公布日： 2022-09-20 - 主分类号： H01L27/11529 文献下载
摘要：本申请公开一种位线驱动器，包括半导体衬底，位于半导体衬底内的沿设定方向设置的多个有源区，位于半导体衬底上的多个栅极结构，多个栅极结构沿所述设定方向间隔排列，各个栅极结构分别横跨对应的所述有源区，以及电连接多个栅极结构的金属层；即采用断开的栅极结构以及电连接多个断开的栅极结构的金属层代替现有技术中连续的栅极结构，减小了栅极结构覆盖相邻两个有源区之间区域的面积，从而增加了栅极结构与相邻两个有源区之间区域形成的类似场效应晶体管的阈值电压，即使在存储单元的擦除和编程电压增加的情况下，由于类似场效应晶体管的阈值电压增加，形成漏电流的阈值电压增加，减少漏电流的产生，从而能够相应提高位线驱动器的性能。
一种驱动器

[发明专利]包含电容器结构的微电子装置及形成微电子装置的方法-CN202210637645.0在审
发明人： M·A·史密斯 -专利权人：美光科技公司
申请日： 2019-10-30 - 公布日： 2022-08-30 - 主分类号： H01L27/11529 文献下载
摘要：本申请案涉及包含电容器结构的微电子装置及形成微电子装置的方法。所述微电子装置包含：电容器结构，其包括包含平行于第一水平方向的相对场边缘的作用区域；及栅极区域，其包括平行于横向于所述第一水平方向的第二水平方向的相对栅极边缘。所述微电子结构还包括：第一电介质材料，其邻近所述相对场边缘或所述相对栅极边缘中的至少一者；及第二电介质材料，其邻近所述作用区域且邻接所述第一电介质材料的部分。所述第二电介质材料在垂直方向上的高度可小于所述第一电介质材料的高度。
包含电容器结构微电子装置形成方法

[发明专利]形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统-CN202210091806.0在审
发明人： K·R·帕雷克 -专利权人：美光科技公司
申请日： 2022-01-26 - 公布日： 2022-08-02 - 主分类号： H01L27/11529 文献下载
摘要：本申请涉及形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统。形成微电子装置的方法包括形成微电子装置结构，所述微电子装置结构包括：第一控制逻辑区，其包括第一控制逻辑装置；以及第一存储器阵列区，其竖直上覆于所述第一控制逻辑区且包括竖直延伸的存储器单元串阵列。包括半导电材料的额外微电子装置结构附接到所述微电子装置结构的上部表面。去除所述半导电材料的一部分。在所述第一存储器阵列区上方形成第二控制逻辑区。所述第二控制逻辑区包括第二控制逻辑装置和所述半导电材料的剩余部分。在所述第二控制逻辑区上方形成第二存储器阵列区。所述第二存储器阵列区包括电阻可变存储器单元阵列。
形成微电子装置方法以及相关存储器电子系统

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