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[发明专利]三维无结型神经元网络器件及其制作方法-CN201911221410.8有效
发明人：肖德元 -专利权人：芯恩（青岛）集成电路有限公司
申请日： 2019-12-03 - 公布日： 2022-12-20 - 主分类号： H01L27/11556 文献下载
摘要：本发明提供一种三维无结型神经元网络器件及其制作方法，器件包括：衬底，所述衬底的表面形成有堆叠结构，所述堆叠结构包括交替层叠的栅极层及隔离层，所述堆叠结构具有贯穿至所述衬底的沟道孔；权重栅层，形成于所述沟道孔表面，所述权重栅层与沟道孔底部具有间隙；栅介质层，位于所述权重栅层与所述栅极层之间；隧穿介质层，位于所述权重栅层表面；沟道层，填充于所述沟道孔中，所述沟道层与所述衬底接触。本发明采用垂直堆叠的隔离层和栅极层设计，堆叠结构中具有沟道孔阵列，通过在沟道孔中形成垂直分布且全包围栅设计的神经元网络器件串，一方面可提高神经元器件的集成度，另一方面可提高栅极对器件的控制能力。
三维无结型神经元网络器件及其制作方法

[发明专利]立体存储器元件及其制作方法-CN201811629475.1有效
发明人：吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2018-12-28 - 公布日： 2022-12-06 - 主分类号： H01L27/11556 文献下载
摘要：本发明公开了一种立体存储器元件及其制作方法，该立体存储器元件包括：位于该基材上的多层叠层结构，具有O形开口。存储结构层具有位于O形开口侧壁一侧上的第一串行部、位于侧壁另一侧上的第二串行部，以及位于O形开口底部，连接第一串行部和第二串行部的连结部。介电柱状体位于O形开口中，且位于连接部上方。绝缘体由多层叠层结构的顶面往基材延伸，并嵌设于第一串行部、第二串行部以及连接部之间，且将第一串行部和第二串行部隔离。第一接触插塞位于由第一串行部、介电柱状体和绝缘体所定义的第一凹室中。第二接触插塞位于由第二串行部、介电柱状体和绝缘体所定义的第二凹室中。
立体存储器元件及其制作方法

[发明专利]半导体存储装置及其制造方法-CN202210040337.X在审
发明人：李炫虎 -专利权人：爱思开海力士有限公司
申请日： 2022-01-14 - 公布日： 2022-12-02 - 主分类号： H01L27/11556 文献下载
摘要：一种半导体存储装置及其制造方法，该半导体存储装置包括：第一层叠物和第二层叠物，所述第一层叠物和所述第二层叠物在所述半导体存储装置的单元区域和所述半导体存储装置的邻近所述单元区域的狭缝区域中层叠在半导体基板上。该半导体存储装置还包括多个单元插塞，所述多个单元插塞在所述单元区域中至少部分地穿过所述第二层叠物和所述第一层叠物并沿竖直方向延伸；狭缝，所述狭缝在所述狭缝区域中至少部分地穿过所述第二层叠物和所述第一层叠物；以及保护图案，所述保护图案布置在所述狭缝和所述多个单元插塞中的与所述狭缝相邻的虚设单元插塞之间。
半导体存储装置及其制造方法

[发明专利]3D存储器件及其制造方法-CN202010001957.3有效
发明人：李思晢;周玉婷;汤召辉;张磊;董明;曾凡清 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11556 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在具有外围电路区的衬底上形成隔离层；在部分隔离层上形成与外围电路区的位置对应的阻挡层；在隔离层上形成叠层结构，包括交替堆叠的牺牲层与层间绝缘层；形成至少覆盖阻挡层的平坦层；形成贯穿栅叠层结构与隔离层的多个沟道柱；将牺牲层替换为栅极导体层；以及形成穿过平坦层的第一导电通道，其中，形成第一导电通道的步骤包括：刻蚀平坦层形成第一导电通孔，刻蚀在到达阻挡层时停止；以及在第一导电通孔中填充导电材料。该3D存储器件的制造方法通过在对应外围电路区的隔离层上形成阻挡层，在刻蚀平坦层形成第一导电通孔时，阻挡层防止了下方的隔离层与衬底被刻蚀剂损伤。
存储器件及其制造方法

[发明专利]立体存储器元件及其制作方法-CN201811232766.7有效
发明人：江昱维;陈介方;邱家荣 -专利权人：旺宏电子股份有限公司
申请日： 2018-10-22 - 公布日： 2022-11-22 - 主分类号： H01L27/11556 文献下载
摘要：一种存储器元件，包括基材、多个导电层、多个绝缘层、存储层以及通道层。绝缘层和导电层交错堆叠于基材上，形成一个多层堆叠结构，其中多层堆叠结构具有至少一条沟道，穿过这些导电层和绝缘层。存储层覆盖多层堆叠结构，并且至少延伸至沟道的侧壁上。通道层覆盖于存储层上，其中通道层包括上方部、串行部和下方部。上方部邻接沟道的开口；下方部位于沟道底部；串行部位于侧壁之上，用以连接上方部和下方部，且具有实质小于上方部和下方部的离子掺杂浓度。
立体存储器元件及其制作方法

[发明专利]衬底处理方法及通过所述衬底处理方法制造的半导体器件-CN201810335908.6有效
发明人：柳太熙;闵允基;刘龙珉 -专利权人： ASM知识产权私人控股有限公司
申请日： 2018-04-13 - 公布日： 2022-11-22 - 主分类号： H01L27/11556 文献下载
摘要：本发明提供一种衬底处理方法及通过所述衬底处理方法制造的半导体器件，所述衬底处理方法可防止在具有台阶式结构的垂直与非器件中选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度不均匀，其包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；及对所述堆叠结构进行蚀刻以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与下表面的侧表面。所述方法亦包括在所述台阶式结构上形成阻挡层；在所述阻挡层上形成掩模层；通过利用第一蚀刻溶液对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；及利用第二蚀刻溶液对被暴露出的所述阻挡层进行蚀刻；所述方法还包括利用第三蚀刻溶液对所述掩模层进行蚀刻。
衬底处理方法通过制造半导体器件

[发明专利]半导体器件和包括该半导体器件的数据存储系统-CN202210517467.8在审
发明人：金俊亨;金江旻;李昌焕;严太敏;李昇珉 -专利权人：三星电子株式会社
申请日： 2022-05-12 - 公布日： 2022-11-15 - 主分类号： H01L27/11556 文献下载
摘要：一种半导体器件包括：第一结构，该第一结构包括衬底、电路器件、电连接至电路器件的下互连结构；以及第二结构，在第一结构上。第二结构包括：导电板层；栅电极，在导电板层上，并在第一方向上延伸；分离区，穿透栅电极，并在第一方向上延伸；沟道结构，穿透栅电极，并分别包括沟道层；贯通接触插塞，与栅电极间隔开，并在竖直方向上延伸，以电连接至第一结构的下互连结构；第一接触部和第二接触部，分别电连接至沟道层和贯通接触插塞；位线，将第一接触部和第二接触部中的至少各一个彼此电连接；以及虚设接触部，连接至位线，并与贯通接触插塞间隔开。
半导体器件包括数据存储系统

[发明专利]半导体存储器结构及其形成方法-CN202210625244.3在审
发明人：郑智轩;陈介方;王圣祯;沈杰一;贾汉中;朱峯庆;林孟汉;杨丰诚;林佑明;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-02 - 公布日： 2022-11-15 - 主分类号： H01L27/11556 文献下载
摘要：提供了一种形成半导体存储器结构的方法。所述方法包括在衬底上方形成堆叠件，并且堆叠件包括垂直交替布置的第一介电层和第二介电层。方法还包括形成穿过堆叠件的第一介电柱，以及蚀刻堆叠件以形成第一沟槽。第一介电柱的侧壁暴露于第一沟槽。方法还包括去除第一介电柱以形成贯通孔，去除堆叠件的第二介电层以在第一介电层之间形成间隙，以及在间隙中形成第一导线。本申请的实施例提供了半导体存储器结构及其形成方法。
半导体存储器结构及其形成方法

[发明专利]具有沟道插塞的半导体存储器装置-CN202210047657.8在审
发明人：金场院 -专利权人：爱思开海力士有限公司
申请日： 2022-01-17 - 公布日： 2022-10-18 - 主分类号： H01L27/11556 文献下载
摘要：本公开涉及一种具有沟道插塞的半导体存储器装置。一种半导体器装置包括：狭缝图案和沟槽图案，该狭缝图案和沟槽图案被设置为在第一方向上基本上彼此平行地延伸；以及沟道插塞，该沟道插塞在狭缝图案和沟槽图案之间。沟道插塞包括与狭缝图案相邻的第一沟道插塞。第一沟道插塞的顶表面形状是椭圆形形状。第一沟道插塞的长轴方向和第一方向形成锐角。
具有沟道半导体存储器装置

[发明专利]3D存储器件栅叠层的形成方法-CN201910791462.2有效
发明人：余自强;郭贵琦 -专利权人：上海新微技术研发中心有限公司
申请日： 2019-08-26 - 公布日： 2022-10-14 - 主分类号： H01L27/11556 文献下载
摘要：公开了一种3D存储器件栅叠层的形成方法，包括：在半导体衬底上形成绝缘叠层结构；在所述绝缘叠层结构上形成台阶状的掩膜层；形成台阶状的绝缘叠层结构；将所述绝缘叠层结构置换为栅叠层结构，其中，所述台阶状掩膜层的台阶高度通过所述绝缘叠层结构的材料和高度设置。本申请公开的方法中，采用灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法或离子束气体辅助沉积方法形成台阶状的掩膜层，并使用干法蚀刻对半导体结构进行蚀刻，将掩膜层的图案转移到绝缘叠层结构中，减少了工艺步骤，降低了工艺复杂性。
存储器件栅叠层形成方法

[发明专利]半导体装置及半导体装置的制造方法-CN202111324832.5在审
发明人：金昶汉;韩允哲;李顺柱 -专利权人：爱思开海力士有限公司
申请日： 2021-11-10 - 公布日： 2022-09-20 - 主分类号： H01L27/11556 文献下载
摘要：本发明提供半导体装置及半导体装置的制造方法。所述半导体装置可以包括：栅极结构，其包括交替层叠的绝缘层和控制栅极；沟道层，其穿透所述栅极结构；浮置栅极，其分别位于所述控制栅极和所述沟道层之间；第一阻挡图案，其分别位于所述控制栅极和所述浮置栅极之间；以及第二阻挡图案，其位于所述第一阻挡图案和所述控制栅极之间并且位于所述控制栅极和所述绝缘层之间，所述第二阻挡图案包括介电常数高于所述第一阻挡图案的介电常数的材料。
半导体装置制造方法

[发明专利]微电子装置、存储器装置、电子系统及其形成方法-CN202210231082.5在审
发明人： S·伦加德;J·亚当斯;刘乃铭;J·吴;K·阿卜杜勒;C·M·奥罗费奥 -专利权人：美光科技公司
申请日： 2022-03-10 - 公布日： 2022-09-20 - 主分类号： H01L27/11556 文献下载
摘要：本申请涉及微电子装置、存储器装置、电子系统及其形成方法。一种形成微电子装置的方法包括：形成包括绝缘结构和额外绝缘结构的竖直交替序列的堆叠结构，所述额外绝缘结构中的至少一些包括具有大于约1.58:1.00的氮原子与硅原子的比率的氮化硅，从而形成穿过所述堆叠结构的开口；及在所述开口内形成单元柱结构，所述单元柱结构个别地包括竖直地延伸穿过所述堆叠结构的半导体沟道材料。还描述了相关方法、微电子装置、存储器装置和电子系统。
微电子装置存储器电子系统及其形成方法

[发明专利]半导体装置-CN202210685405.8在审
发明人：吉水康人;下城义朗;荒井伸也 -专利权人：铠侠股份有限公司
申请日： 2017-08-25 - 公布日： 2022-09-16 - 主分类号： H01L27/11556 文献下载
摘要：本公开涉及半导体装置。本发明的实施方式提供能够缩小下层布线宽度的半导体装置。实施方式的半导体装置中，电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1)，比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。
半导体装置

[发明专利]三维存储器、三维存储器的制备方法以及存储器系统-CN202210597658.X在审
发明人：王溢欢;肖亮;伍术;黄武根;李倩 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-30 - 公布日： 2022-09-09 - 主分类号： H01L27/11556 文献下载
摘要：本申请提供一种三维存储器、三维存储器的制备方法以及存储器系统，该制备方法包括：在衬底上形成堆叠层以及形成穿过堆叠层并延伸至衬底中的多个沟道结构，堆叠层包括核心区以及与核心区邻接的过渡区，多个沟道结构包括位于核心区的第一沟道结构和位于过渡区的第二沟道结构，衬底包括基底以及位于基底和堆叠层之间的停止层；去除基底；在停止层的背离所述堆叠层的一侧上形成沿平行于停止层的方向上至少覆盖第二沟道结构的保护层；以及去除停止层对应核心区的一部分之后，去除保护层。
三维存储器制备方法以及系统

[发明专利]半导体器件及其制备方法、系统-CN202210614790.7在审
发明人：张红;刘沙沙;毛晓明;高晶;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-31 - 公布日： 2022-09-09 - 主分类号： H01L27/11556 文献下载
摘要：本申请提供了一种半导体器件及其制备方法、系统。制备半导体器件的方法包括：形成第一叠层结构，所述第一叠层结构包括核心区和切割区；在所述第一叠层结构上形成介质隔离层，并在所述介质隔离层的与所述核心区对应的部分中形成扩孔凹槽；形成贯穿所述第一叠层结构的第一沟道孔，其中，所述第一沟道孔在所述介质隔离层上的投影与所述扩孔凹槽在所述介质隔离层上的投影至少部分对准；以及在所述介质隔离层上形成第二叠层结构，并形成贯穿所述第二叠层结构的第二沟道孔，其中，所述第二沟道孔在所述介质隔离层上的投影位于所述扩孔凹槽和所述第一沟道孔在所述介质隔离层上共同构成的投影范围内。
半导体器件及其制备方法系统

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