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[发明专利]一种局部化SOI和GOI器件结构及其工艺集成方法-CN201110250283.1有效
发明人： 黄晓橹;俞柳江;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-05-02 - 主分类号： H01L21/84 文献下载
摘要：本发明提供一种SOI和GOI器件局部化制备工艺集成方法，包括以下步骤：在SOI晶片上依次淀积硬掩膜层和光刻胶层并图像化形成开口，刻蚀开口中暴露的硬掩膜层，形成GOI区域窗口；刻蚀硬掩膜层窗口中暴露出的SOI晶片的顶层硅，至不露出SOI晶片的埋氧层为止，使得窗口内有薄层硅片覆盖在窗口下方的埋氧层；在窗口内薄层硅片上进行SiGe选择性外延生长，使得外延窗口内生长满Si1-xGex层，其中Si1-xGex中x大于0小于1的数值；去除覆盖在SOI晶片上的硬掩膜层；进行晶片表面全局化干氧氧化处理；当Si1-xGex层中锗含量达到定值后，停止干氧氧化并去除二氧化硅；在形成的锗层和SOI晶片的顶部硅层的表面沉积一薄层硅外延层；对形成的具有GOI的SOI晶片进行浅槽隔离、SOI器件和GOI器件制备。
一种局部 soi goi 器件结构及其工艺集成方法

[发明专利]增强应力记忆技术效果的方法-CN201110232262.7有效
发明人： 黄晓橹;颜丙勇;陈玉文;邱慈云 -专利权人：上海华力微电子有限公司
申请日： 2011-08-15 - 公布日： 2012-05-02 - 主分类号： H01L21/8238 文献下载
摘要：本发明增强应力记忆技术效果的方法浅沟隔离和阱注入之后，用非晶硅栅取代传统的多晶硅栅，然后进行外延注入，形成侧墙，进行源漏注入，淀积一层氮化硅，使用准分子激光照射与尖峰退火，产生更大的应力记忆技术所需要的应力并留在栅内，去除氮化硅层。
增强应力记忆技术效果方法

[发明专利]提高空穴迁移率的方法以及半导体器件制造方法-CN201110379854.1有效
发明人： 黄晓橹;俞柳江;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-24 - 公布日： 2012-05-02 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种提高空穴迁移率的方法以及半导体器件制造方法。根据本发明所述的提高半导体器件中空穴迁移率的方法包括：在包含半导体器件的集成电路板空余面积上设置浅沟槽区域；在所述浅沟槽区域设置多个附加空置有源区；以及沿垂直于半导体器件的沟道的方向，使附加空置有源区填充区域中的附加空置有源区采用对角排布。并且，在半导体器件的沿平行于沟道的方向上的两侧，将附加空置有源区的密度提高至70％以上。优选地，所述对角排布的角度为45度。
提高空穴迁移率方法以及半导体器件制造

[发明专利]绝缘体上宽禁带材料CMOS结构及其制备方法-CN201110250262.X无效
发明人： 黄晓橹;张文广;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-05-02 - 主分类号： H01L27/12 文献下载
摘要：本发明公开了一种绝缘体上宽禁带材料CMOS结构，PMOS晶体管与NMOS晶体管共用栅极区域，NMOS晶体管的源极区域和漏极区域进行离子掺杂注入后，构成NMOS晶体管的源极区域和漏极区域的半导体材料的禁带宽于硅的禁带。本发明通过在NMOS晶体管的源漏端引入使用SiC，增大旁路PN结空穴势垒，大大减小旁路漏电流；同时又不会影响NMOS的阈值电压，并且由于NMOS在源漏端使用SiC，在沟道方向存在张应力（TensileStress），可有效增大电子迁移率，进一步改善NMOS性能。
绝缘体上宽禁带材料 cmos 结构及其制备方法

[发明专利]绝缘体上宽禁带材料CMOS结构及其制备方法-CN201110250243.7无效
发明人： 黄晓橹;刘格致;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-05-02 - 主分类号： H01L27/12 文献下载
摘要：本发明公开了一种绝缘体上宽禁带材料CMOS结构，PMOS晶体管与NMOS晶体管共用栅极区域，NMOS晶体管的源极区域和漏极区域进行离子掺杂注入后，构成NMOS晶体管的源极区域和漏极区域的半导体材料的禁带宽于硅的禁带。本发明通过在NMOS晶体管的源漏端引入使用SiC，增大旁路PN结空穴势垒，大大减小旁路漏电流；同时又不会影响NMOS的阈值电压，并且由于NMOS在源漏端使用SiC，在沟道方向存在张应力（TensileStress），可有效增大电子迁移率，进一步改善NMOS性能。
绝缘体上宽禁带材料 cmos 结构及其制备方法

[发明专利]基于源体异质结的单晶体管DRAM单元及其制备方法-CN201110391236.9无效
发明人： 黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-30 - 公布日： 2012-05-02 - 主分类号： H01L21/8242 文献下载
摘要：一种基于源体异质结的单晶体管DRAM单元及其制备方法。该方法包括以下步骤：在绝缘体上硅晶片的顶层中形成SiGe外延层；对SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe区，并且该表面干氧氧化工艺一直进行到使得该第一导电类型SiGe区中的锗含量达到的摩尔比让该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括源体异质结的NMOS晶体管，该NMOS晶体管即该单晶体管，其中该第一导电类型SiGe区包括体区和漏极区，该体区位于待要形成的该NMOS晶体管的栅极下方，而该漏极区位于该体区一侧且对应于该NMOS晶体管的漏区。本发明可以有效降低工作电压，同时又增大了信号裕度。
基于源体异质结晶体管 dram 单元及其制备方法

[发明专利]基于硅-锗硅异质结的单晶体管DRAM单元及其制备方法-CN201110391692.3无效
发明人： 黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-30 - 公布日： 2012-05-02 - 主分类号： H01L21/8242 文献下载
摘要：一种基于硅-锗硅异质结的单晶体管DRAM单元及其制备方法。该制备方法包括以下步骤：在绝缘体上硅晶片的顶层中形成SiGe外延层；对该SiGe外延层进行表面干氧氧化工艺，以形成第一导电类型SiGe体区，并且该干氧氧化工艺一直进行到导致该第一导电类型SiGe体区中的锗含量达到的摩尔比让该第一导电类型SiGe体区的价带位置高于该绝缘体上硅晶片的顶层材料的价带位置后才停止；以及在经过上述处理的绝缘体上硅晶片中形成包括基于硅-锗硅的异质结的NMOS晶体管，该NMOS晶体管即该单晶体管。本发明的1T-DRAM单元可以有效降低工作电压，同时又增大了读“0”和读“1”之间的输出电流的差额，即增大了信号裕度。
基于锗硅异质结晶体管 dram 单元及其制备方法

[发明专利]绝缘体上宽禁带材料CMOS结构及其制备方法-CN201110250274.2无效
发明人： 黄晓橹;赵芳芳;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-05-02 - 主分类号： H01L27/12 文献下载
摘要：本发明公开了一种绝缘体上宽禁带材料CMOS结构，PMOS晶体管与NMOS晶体管共用栅极区域，NMOS晶体管的源极区域和漏极区域进行离子掺杂注入后，构成NMOS晶体管的源极区域和漏极区域的半导体材料的禁带宽于硅的禁带。本发明通过在NMOS晶体管的源漏端引入使用SiC，增大旁路PN结空穴势垒，大大减小旁路漏电流；同时又不会影响NMOS的阈值电压，并且由于NMOS在源漏端使用SiC，在沟道方向存在张应力（TensileStress），可有效增大电子迁移率，进一步改善NMOS性能。
绝缘体上宽禁带材料 cmos 结构及其制备方法

[发明专利]后栅极两晶体管零电容动态随机存储器的制备方法-CN201110232271.6有效
发明人： 黄晓橹;颜丙勇;陈玉文;邱慈云 -专利权人：上海华力微电子有限公司
申请日： 2011-08-15 - 公布日： 2012-04-25 - 主分类号： H01L21/8242 文献下载
摘要：本发明后栅极两晶体管零电容动态随机存储器的制备方法解决了现有技术中工艺缺乏可制造性的问题，提出一种更具可制造性设计（DFM，DesignforManufacturability）的绝缘体上硅后栅极两晶体管零电容动态随机存储器（SOIGate-last2TZ-RAM）的制备方法，适用于45nm以下一代的HKMG（高介电常数氧化层+金属栅）后栅（Gate-last）工艺的集成电路制备中。
栅极晶体管电容动态随机存储器制备方法

[发明专利]一种后栅极两晶体管DRAM的制造方法-CN201110235244.4有效
发明人： 黄晓橹;颜丙勇;陈玉文;邱慈云 -专利权人：上海华力微电子有限公司
申请日： 2011-08-17 - 公布日： 2012-04-25 - 主分类号： H01L21/265 文献下载
摘要：本发明涉及半导体制造领域，尤其涉及一种后栅极两晶体管DRAM的制造方法。本发明公开了一种后栅极两晶体管DRAM的制造方法，通过功函数调节或离子注入补偿工艺，解决了FBGC2TDRAM结构的可制造性问题，即通过功函数调节或离子注入补偿工艺，以在工艺上通过自对准实现不同于常规CMOS工艺的漏栅交迭区延伸特性，且工艺简单，易于实现操作。
一种栅极晶体管 dram 制造方法

[发明专利]一种基于栅致漏极泄漏效应的1T-DRAM的制备方法-CN201110250242.2有效
发明人： 黄晓橹;陈玉文;颜丙勇 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-04-25 - 主分类号： H01L21/8242 文献下载
摘要：本发明提供了一种基于栅致漏极泄漏（GIDL）效应的1T-DRAM的制备方法，通过向半导体金属栅极漏极端注入离子从而有效实现不同于常规CMOS工艺的漏栅重叠延伸特性，以增大GIDL效应，达到加快充电速率的目的，增大写“1”过程中空穴累积效果，增加写“1”速度，从而制备高性能的1T-DRAM；而且本发明制备过程简单易行，实用性强。
一种基于栅致漏极泄漏效应 dram 制备方法

[发明专利]一种抑制CMOS短沟道效应的方法-CN201110206500.7无效
发明人： 黄晓橹;毛刚;陈玉文;邱慈云 -专利权人：上海华力微电子有限公司
申请日： 2011-07-22 - 公布日： 2012-04-25 - 主分类号： H01L21/8238 文献下载
摘要：本发明涉及半导体制造领域，尤其涉及一种抑制CMOS短沟道效应的方法。本发明公开了一种抑制CMOS短沟道效应的方法，通过对CMOS器件沟道区域自对准掺杂，至少形成位于其沟道下靠近漏区的重掺杂埋层，同时源漏区域不受影响，从而能有效抑制短沟道效应，且工艺简单，易于实现和操作。
一种抑制 cmos 沟道效应方法

[发明专利]自对准沟道掺杂抑制CMOS短沟道效应及其制备方法-CN201110206463.X无效
发明人： 黄晓橹;毛刚;陈玉文;邱慈云 -专利权人：上海华力微电子有限公司
申请日： 2011-07-22 - 公布日： 2012-04-25 - 主分类号： H01L21/8238 文献下载
摘要：本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法解决了现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题，本发明实现了CMOS器件沟道区自对准掺杂，形成沟道下重掺杂埋层，而源漏区域不受影响，从而有效抑制短沟道效应，提升了器件的性能。
对准沟道掺杂抑制 cmos 效应及其制备方法

[发明专利]超低介电常数薄膜铜互连的制作方法-CN201110274496.8有效
发明人：陈玉文;黄晓橹;谢欣云 -专利权人：上海华力微电子有限公司
申请日： 2011-09-15 - 公布日： 2012-04-18 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及一种超低介电常数薄膜铜互连的制作方法，该种制作方法在超低介电常数薄膜上覆盖低介电常数保护膜，而后采用光刻、刻蚀，形成贯通低介电常数保护膜和超低介电常数薄膜的通孔和/或沟槽，在通孔和/或沟槽内溅射沉积金属势垒层和铜的籽晶层，采用电镀工艺进行铜填充淀积，形成铜的互连层。由于采用低介电常数保护膜，从而减少了多孔的超低介电常数薄膜在化学机械研磨中产生的缺陷，增强了低介电常数保护膜与下一步铜互连的刻蚀停止层的粘贴力，避免了在后续封装中的诱导应力引起热机械失效，同时改善了可靠性。
介电常数薄膜互连制作方法

[发明专利]一种改善先栅极工艺中高K栅电介质PMOS负偏置温度不稳定性效应的方法-CN201110150699.6有效
发明人：谢欣云;黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-06-07 - 公布日： 2012-04-18 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开了一种改善先栅极工艺中高K栅电介质PMOS负偏置温度不稳定性效应的方法，其中，包括：沉积NMOS器件区域的高K材料层和第一金属层，其中，所述第一金属层覆盖于所述高K材料层上方；有选择性地蚀刻所述第一金属层并为PMOS器件区域沉积第二金属层；多晶硅栅沉积之后在栅极中通过离子注入注入氟离子至PMOS器件区域；进行源漏离子注入热扩散。本发明的一种改善先栅极工艺中高K栅电介质PMOS负偏置温度不稳定性的方法，由于在多晶硅栅沉寂之后，源漏离子注入之前，在栅极中通过离子注入注入氟离子，并通过源漏热扩散使得氟离子在HfO2/SiO2和SiO2/Si界面处分别形成较稳定的化学键，从而有效抑制了PMOS负偏置温度不稳定性效应，简单实用。
一种改善栅极工艺中高电介质 pmos 偏置温度不稳定性效应方法