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[发明专利]半导体器件侧墙空洞层结构及其制备方法-CN201210066519.0有效
发明人： 黄晓橹;周军 -专利权人：上海华力微电子有限公司
申请日： 2012-03-14 - 公布日： 2012-07-25 - 主分类号： H01L29/78 文献下载
摘要：本发明提供的一种半导体器件侧墙空洞层结构，包括半导体衬底、栅极、介质层和接触孔，所述栅极的两侧设有空洞层，所述空洞层和所述栅极和半导体衬底之间设有SiO2层。本发明还提供了半导体器件侧墙空洞层结构的制备方法，包括以下步骤：在设有栅极的半导体衬底上沉积一层无定形碳层，自对准刻蚀形成无定形碳侧墙；化学机械研磨介质层至无定形碳侧墙露出后进行灰化处理将无定形碳侧墙全部灰化干净，并继续灰化直至栅极和露出的硅表面形成一层SiO2层；快速填充介质层，使去除了无定形碳侧墙的部分仍然保留着孔隙。本发明的半导体器件侧墙空洞层结构结构简单，方法简便易行。
半导体器件空洞结构及其制备方法

[发明专利]带有半空洞结构的两层半导体器件的制备方法-CN201210090254.8有效
发明人： 黄晓橹 -专利权人：上海华力微电子有限公司
申请日： 2012-03-31 - 公布日： 2012-07-25 - 主分类号： H01L21/8238 文献下载
摘要：本发明通过采用低温键合、低温剥离的方法，实现下层半导体器件层上的上层半导体层的层转移，然后在上层半导体层中制备上层半导体器件，最后一次性完成上层接触孔和下层接触孔工艺，实现上下两层半导体器件隔离制备方法，工艺简单，有效提高了半导体器件的集成度。同时在上下层半导体器件层中制备有空洞层+绝缘介质支撑层结构的半空洞隔离结构，有效降低了上下器件层之间的电容耦合效应。
带有半空结构半导体器件制备方法

[发明专利]基于体硅的三维阵列式后栅型SiNWFET制备方法-CN201210094052.0无效
发明人： 黄晓橹 -专利权人：上海华力微电子有限公司
申请日： 2012-03-31 - 公布日： 2012-07-25 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种基于体硅的三维阵列式后栅型SiNWFET制备方法，包括：提供一体硅衬底，所述体硅衬底上交替生长有SiGe层和Si层；对所述SiGe层和Si层进行光刻和刻蚀，形成阵列式鳍形有源区，剩余的SiGe层和Si层作为源漏区；通过选择性刻蚀去除所述阵列式鳍形有源区中的SiGe层，形成三维阵列式硅纳米线；在所述源漏区之间的体硅衬底上形成隔离介质层；对所述隔离介质层进行光刻和刻蚀，形成栅极沟槽；在所述三维阵列式硅纳米线上形成栅极氧化层；在所述栅极沟槽内形成栅极。本发明采用后栅工艺，利于栅极轮廓控制和器件电性控制；采用三维阵列式硅纳米线结构，使器件集成度和器件电流驱动能力成倍数增大。
基于三维阵列式后栅型 sinwfet 制备方法

[发明专利]两层半导体器件的制备方法-CN201210090253.3无效
发明人： 黄晓橹;张守龙 -专利权人：上海华力微电子有限公司
申请日： 2012-03-31 - 公布日： 2012-07-25 - 主分类号： H01L21/82 文献下载
摘要：本发明通过采用低温键合、低温剥离的方法，实现下层半导体器件层上的上层半导体层的层转移，然后在上层半导体层中制备上层半导体器件，最后一次性完成上层接触孔和下层接触孔工艺，实现上下两层半导体器件隔离制备方法，工艺简单，有效提高了半导体器件的集成度。
半导体器件制备方法

[发明专利]通过两步侧墙刻蚀法改善PMOS器件性能的方法-CN201110235401.1无效
发明人：毛刚;刘格致;黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-17 - 公布日： 2012-07-18 - 主分类号： H01L21/8238 文献下载
摘要：本发明通过两步侧墙刻蚀法改善PMOS器件的性能，通过在PMOS源漏区implant后加一步spacer蚀刻，使NMOS，PMOS在各自的源漏区implant前拥有不同的spacer尺寸，PMOS较大的spacer尺寸有助于改善PMOS的器件性能。而且加的一步spacer蚀刻，使NMOS的spacer尺寸和原工艺一样，在不影响NMOS和后续制程的同时改善PMOS的器件性能。
通过两步侧墙刻蚀改善 pmos 器件性能方法

[发明专利]双层隔离纵向堆叠式半导体纳米线MOSFET-CN201210050780.1有效
发明人： 黄晓橹 -专利权人：上海华力微电子有限公司
申请日： 2012-02-28 - 公布日： 2012-07-11 - 主分类号： H01L29/78 文献下载
摘要：一种双层隔离纵向堆叠式半导体纳米线MOSFET，包括：半导体衬底；第一半导体纳米线MOSFET，进一步包括第一半导体纳米线组以及第一栅氧化层；第二半导体纳米线MOSFET，进一步包括第二半导体纳米线组以及第二栅氧化层；隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线MOSFET之间；埋氧层，设置在所述第一半导体纳米线MOSFET与所述半导体衬底之间。本发明采用第一半导体纳米线MOSFET具有纵向堆叠式第一半导体纳米线组和第二半导体纳米线MOSFET具有纵向堆叠式第二半导体纳米线组的结构设计可以完全独立的进行工艺调试，且器件集成度高。同时改善场效应晶体管的电学性能，成倍的增大了器件电流驱动能力，并适用于前沿纳米器件技术领域。
双层隔离纵向堆叠半导体纳米 mosfet

[发明专利]一种后栅极单晶体管动态随机存储器的制备方法-CN201110250287.X有效
发明人： 黄晓橹;颜丙勇;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-07-11 - 主分类号： H01L21/336 文献下载
摘要：本发明一种后栅极单晶体管动态随机存储器的制备方法解决了现有技术中工艺缺乏可制造性的问题，提出一种更具可制造性设计（DFM，DesignforManufacturability）的绝缘体上硅后栅极晶体管动态随机存储器（SOIGate-last1TDRAM）的制备方法，适用于45nm以下一代的HKMG（高介电常数氧化层+金属栅）后栅（Gate-last）工艺的集成电路制备中。
一种栅极晶体管动态随机存储器制备方法

[发明专利]双层隔离半导体纳米线MOSFET-CN201210050781.6有效
发明人： 黄晓橹 -专利权人：上海华力微电子有限公司
申请日： 2012-02-28 - 公布日： 2012-07-11 - 主分类号： H01L29/78 文献下载
摘要：一种双层隔离半导体纳米线MOSFET，包括：半导体衬底；第一半导体纳米线MOSFET，进一步包括第一半导体纳米线和第一栅氧化层；第二半导体纳米线MOSFET，进一步包括第二半导体纳米线和第二栅氧化层；隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线MOSFET之间；埋氧层，设置在所述第一半导体纳米线MOSFET与所述半导体衬底之间。本发明中的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可独立的进行工艺调试，且器件集成度高。同时本发明中第一半导体纳米线MOSFET和第二半导体纳米线MOSFET采用不同类型的场效应晶体管改善了电学性能。
双层隔离半导体纳米 mosfet

[发明专利]一种高擦写速度的SONOS单元晶体管及其制造方法-CN201210047352.3无效
发明人：葛洪涛;黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2012-02-28 - 公布日： 2012-07-11 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种利用应变硅技术提高SONOS晶体管的擦写速度的方法，其特征在于，在形成若干浅沟槽隔离区的P型衬底上制作完栅极的侧墙后，还包括如下步骤：步骤1，沉淀阻挡层覆盖所述晶体管；步骤2，刻蚀去除覆盖在NMOS区域上方的阻挡层使所述NMOS区域暴露；步骤3，在所述栅极两侧与浅沟槽隔离区之间的P型衬底上进行碳离子注入；步骤4，进行高温退火，使所述碳化硅对沟道产生张应力。本发明使硅的能带发生分裂，分裂的结果导致沿沟道方向的电子有效质量减小，同时电子的能谷散射概率也降低，使SONOS单元晶体管的电子迁移率显著提高，从而改善热电子注入机制的SONOS编程效率及速度。
一种擦写速度 sonos 单元晶体管及其制造方法

[发明专利]双层隔离三维阵列式半导体纳米线MOSFET-CN201210048768.7有效
发明人： 黄晓橹 -专利权人：上海华力微电子有限公司
申请日： 2012-02-28 - 公布日： 2012-07-04 - 主分类号： H01L27/092 文献下载
摘要：一种双层隔离三维阵列式半导体纳米线MOSFET，包括：半导体衬底；第一半导体纳米线MOSFET，进一步包括第一半导体纳米线阵列以及第一栅氧化层；第二半导体纳米线MOSFET，进一步包括第二半导体纳米线阵列以及第二栅氧化层；隔离介质层，设置在所述第一半导体纳米线MOSFET与所述第二半导体纳米线MOSFET之间；埋氧层，设置在所述第一半导体纳米线MOSFET与所述半导体衬底之间。本发明双层隔离三维阵列式半导体纳米线MOSFET的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集成度高。同时，本发明采用第一半导体纳米线MOSFET和第二半导体纳米线MOSFET均具有三维阵列式的半导体纳米线的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术领域。
双层隔离三维阵列半导体纳米 mosfet

[发明专利]形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法及形成结构-CN201110349874.4有效
发明人： 黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-08 - 公布日： 2012-07-04 - 主分类号： H01L21/8242 文献下载
摘要：本发明提供一种形成绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法，包括由该方法所形成的1T-DRAM结构，1T-DRAM结构包括：一半导体基板、一埋氧层，所述埋氧层覆盖在半导体基板上；一P型硅层，所述P型硅层覆盖在埋氧层上，所述P型硅层上设有由STI分隔开的NMOS器件，其中所述NMOS器件中的沟道为P型SiGe，所述NMOS器件中的源区为N+-SiC、漏区为N+-SiGe。本发明与现有技术相比，形成基于P-SiGe体区+N+-SiC源区+N+-SiGe漏区的1T-DRAM单元可以有效降低工作电压，同时又增大了读“0”和读“1”之间输出电流差额，即可增大了信号裕度。
形成绝缘体上碳硅锗硅异质结 dram 结构方法

[发明专利]一种增加浅沟槽隔离压应力提高NMOS电子迁移率的方法-CN201210047378.8有效
发明人：金秋敏;刘格致;黄晓橹 -专利权人：上海华力微电子有限公司
申请日： 2012-02-28 - 公布日： 2012-07-04 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种增加浅沟槽隔离压应力提高NMOS电子迁移率的方法，其中，包括:在衬底上依次形成氧化物层和第一氮化物层；在所述第一氮化物层上旋涂光刻胶，对所述第一氮化物层、所述氧化层以及所述衬底进行光刻，形成浅沟槽，并去除光刻胶;在所述浅沟槽的表面生长一层第二氮化物层；对所述浅沟槽进行快速热退火工艺；刻蚀所述第二氮化硅层，去除光刻胶；在所述浅沟槽表面生长一层垫氧化层；在所述垫氧化层表面生长一层第三氮化物层；在所述浅沟槽中填充绝缘介质，同时，所述绝缘介质覆盖在所述衬底表面；对所述浅沟槽进行高温退火工艺。在STI中引入内部压应力，并使得该压应力传导到器件沟道中转换为沟道的拉应力，从而提高NMOS器件中电子迁移率，提高NMOS器件性能。
一种增加沟槽隔离应力提高 nmos 电子迁移率方法

[发明专利]一种后栅极单晶体管动态随机存储器的制作方法-CN201110265306.6有效
发明人： 黄晓橹;颜丙勇;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-09-08 - 公布日： 2012-07-04 - 主分类号： H01L21/8242 文献下载
摘要：本发明公开了一种后栅极单晶体管动态随机存储器的制备方法，以解决现有技术中工艺缺乏可制造性的问题，提出一种更具可制造性设计（DFM，Design for Manufacturability）的绝缘体上硅后栅极晶体管动态随机存储器（SOI Gate-last 1T DRAM）的制备方法，适用于45nm及以下代的HKMG（高介电常数氧化层+金属栅）后栅（Gate-last）工艺的集成电路制备中。使用本发明一种后栅极单晶体管动态随机存储器的制作方法，通过实现不同于常规CMOS工艺的栅源，有效地消除GIDL（栅极感应漏极漏电）效应或者BTBT（带与带之间的隧道穿透）效应，从而抑制漏电，加快充电速率，增大保持时间（retention time）。
一种栅极晶体管动态随机存储器制作方法

[发明专利]一种利用应变硅技术提高SONOS的擦写速度的方法-CN201210047380.5有效
发明人：葛洪涛;黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2012-02-28 - 公布日： 2012-07-04 - 主分类号： H01L21/8247 文献下载
摘要：本发明公开一种制造高擦写速度的SONOS单元晶体管的方法，其特征在于，在形成若干浅沟槽隔离区的P型衬底上制作完栅极的侧墙后，还包括如下步骤：步骤1，沉淀阻挡层覆盖所述晶体管；步骤2，刻蚀去除覆盖在NMOS区域上方的阻挡层使所述NMOS区域暴露；步骤3，刻蚀NMOS区域栅极的两侧有源区位置的硅；步骤4，通过选择性外延工艺，在所述有源区位置沉淀碳化硅；步骤5，进行高温退火，使所述碳化硅对沟道产生张应力。使硅的能带发生分裂，分裂的结果导致沿沟道方向的电子有效质量减小，同时电子的能谷散射概率也降低，使SONOS单元晶体管的电子迁移率显著提高，从而改善热电子注入机制的SONOS编程效率及速度。
一种利用应变技术提高 sonos 擦写速度方法

[发明专利]一种改善IO器件栅致漏极泄漏电流的方法-CN201110356299.0无效
发明人：谢欣云;黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-11 - 公布日： 2012-07-04 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种改善IO器件栅致漏极泄漏电流的方法，包括制备侧墙工艺，所述制备侧墙工艺包括，在形成栅极的半导体硅基板上沉积一层光阻材料，并在光阻材料层上形成第一开口，所述第一开口内暴露出IO器件；对第一开口内暴露IO器件的源漏扩展区进行离子注入并形成源漏区；去除光阻材料层并在IO器件的两侧沉积形成侧墙。本发明在提供的改善IO器件栅致漏极泄漏电流的方法，把MOSIO器件的源漏扩展区的离子注入步骤放在沉积形成偏移量栅极步骤之前，利用侧墙沉积步骤中热效应制程使得MOSIO源漏扩展区节变成比较缓变节，降低发生带-带隧穿效应的可能性，有效改善MOSIO器件的GIDL效应，从而降低器件的漏电流。
一种改善 io 器件栅致漏极泄漏电流方法