[发明专利]半导体封装装置及其制造方法

说明书

本公开提供了半导体封装装置及其制造方法，通过将芯片从下到上依次堆叠于衬底上，芯片的主动面设置有导电垫，芯片的非主动面依次设置有介电层和线路层，且其中相邻两芯片中一个芯片的主动面设置的导电垫电性连接另一芯片的非主动面设置的线路层，该半导体封装装置中没有采用硅通孔，进而制造成本低、良率高，且不需较厚的衬底，可减薄产品厚度。

技术领域

本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。

背景技术

目前的堆叠型封装产品(例如，存储器封装产品)主要采用如图1A和图1B所示的两种方式：

如图1A所示，将至少两个芯片11通过粘合层13和焊料14堆叠封装在衬底15上，相邻两芯片11之间利用硅通孔(TSV，Through Silicon Via)12进行电性连接。然而，由于硅通孔12的制造成本较高导致产品整体的制造成本较高。另外，由于硅通孔12的制造难度较高、良率较低，进而导致产品整体的良率较低。最后，该方式由于制造过程的需要，也需要衬底15的刚性较高，进而导致衬底15的厚度较厚，影响产品整体厚度，不利于实现产品薄型化。

如图1B所示，将至少两个芯片11通过粘合层13和打线16以台阶状方式堆叠封装在衬底15上，相邻两芯片11之间利用打线16(Bonding wire)进行电性连接。然而，芯片11上需要空出空间给打线16使用，故而会产品尺寸较大。另外，由于只能在芯片11的边缘进行电性连接，故产品整体的I/O(输入/输出，Input/Output)数也较少。

发明内容

本公开提出了半导体封装装置及其制造方法。

第一方面，本公开提供了一种半导体封装装置，包括：

衬底；

至少两个芯片，从下到上依次堆叠于所述衬底上，所述芯片的主动面设置有导电垫，所述芯片的非主动面依次设置有介电层和线路层，相邻两芯片中一个芯片的主动面设置的导电垫电性连接另一芯片的非主动面设置的线路层。

在一些可选的实施方式中，所述芯片为存储芯片。

在一些可选的实施方式中，相邻两芯片中一个芯片的主动面设置的导电垫通过导电凸块电性连接另一芯片的非主动面设置的线路层。

在一些可选的实施方式中，所述半导体封装装置还包括：

底部填充剂，设置于每个所述芯片底部。

在一些可选的实施方式中，所述半导体封装装置还包括：

封装材，所述封装材包覆所述至少两个芯片。

在一些可选的实施方式中，所述芯片的主动面朝向所述衬底。

在一些可选的实施方式中，相邻两芯片中一个芯片的非主动面设置的线路层电性连接另一芯片的非主动面设置的线路层。

在一些可选的实施方式中，相邻两芯片中一个芯片的非主动面设置的线路层通过打线或者导电柱电性连接另一芯片的非主动面设置的线路层。

在一些可选的实施方式中，所述衬底上方的芯片非主动面设置的线路层电连接所述衬底。

在一些可选的实施方式中，所述衬底上方的芯片非主动面设置的线路层通过打线或者导电柱电性连接所述衬底。

在一些可选的实施方式中，所述芯片的非主动面朝向所述衬底。

在一些可选的实施方式中，相邻两芯片中一个芯片的主动面设置的导电垫电性连接另一芯片的主动面设置的导电垫。

在一些可选的实施方式中，相邻两芯片中一个芯片的主动面设置的导电垫通过打线或者导电柱电性连接另一芯片的主动面设置的导电垫。