[发明专利]半导体封装装置及其半导体配线基板

说明书

一种半导体封装装置及其半导体配线基板。半导体配线基板包含一第一线路层、一第二线路层与一介电层。介电层位于第一线路层与第二线路层之间。第一线路层包含多个第一信号线与多个第一接地线。第一信号线与第一接地线彼此交替分布于第一线路层内。第二线路层位于第一线路层的一侧。第二线路层包含多个第二信号线与多个第二接地线。第二信号线与第二接地线交替分布于第二线路层内，且其中一第二信号线至第一线路层的正投影位于任何二个相邻的第一信号线之间。故，通过上述架构，不仅提高信号传输性能、降低制造成本，更可降低导致信号损耗及信号串扰的机会。

技术领域

本发明有关于一种配线基板，尤指一种半导体配线基板及半导体封装装置。

背景技术

近年来，随着先进制程的快速发展，集成电路(integrated circuit，IC)的设计变得更加复杂，使得以往半导体封装件的二维(2D-IC)集成电路的封装方式已无法满足既有的封装需求，于是半导体业便发展出2.5维晶片(2.5D-IC)或三维晶片(3D-IC)堆叠技术。

举例来说，2.5维集成电路的特性是将不同功能或性质的晶片各自堆叠于硅中介板(Silicon Interposer)上，并通过硅中介板内部的配线与硅穿孔(Through-SiliconVia，TSV)彼此电连接。

然而，由于传统硅中介板内的配线方式相当密集，不仅所提供的性能与成本节省效果有限，并且在信号传输上更容易导致信号损耗及信号串扰(crosstalk)等问题。

发明内容

本发明的一目的在于提供一种半导体封装装置及其半导体配线基板，用以解决以上先前技术所提到的不便与缺失，意即，不仅提高信号传输性能、降低制造成本，更可降低导致信号损耗及信号串扰的机会。

依据本发明的一实施方式，此种半导体配线基板包含一上接点层、一下接点层、一第一线路层、一第二线路层与一第一介电层。下接点层电连接上接点层。第一介电层位于第一线路层与第二线路层之间。第一线路层与第二线路层皆位于上接点层与下接点层之间，且电连接上接点层与下接点层。第一线路层包含多个第一信号线与多个第一接地线。第一信号线与第一接地线彼此交替且间隔地分布于第一线路层内。第二线路层位于第一线路层的一侧。第二线路层包含多个第二信号线与多个第二接地线。第二信号线与第二接地线交替且间隔地分布于第二线路层内。其中一第二信号线至第一线路层的正投影位于任何二个相邻的第一信号线之间。

在本发明一或多个实施方式中，其中一第一信号线至第二线路层的正投影位于任何二个相邻的第二信号线之间。

在本发明一或多个实施方式中，至少其中一第一接地线位于任何二个相邻的第一信号线之间，并且，至少其中一第二接地线位于任何二个相邻的第二信号线之间。

在本发明一或多个实施方式中，第一信号线与第一接地线以一对二的交替分布于第一线路层内，第二信号线与第二接地线以一对二的交替分布于第二线路层内。

在本发明一或多个实施方式中，至少其中一个第一接地线的线宽大于至少其中一个第一信号线的线宽。

在本发明一或多个实施方式中，任何二个相邻的第一信号线之间的间距大于任何相邻的第一信号线与第一接地线之间的间距。

在本发明一或多个实施方式中，半导体配线基板还包含一第三线路层与一第二介电层。第三线路层位于第一线路层相对第二线路层的一侧。第三线路层包含多个第三信号线与多个第三接地线。这些第三接地线与第三信号线交替且间隔地分布于第三线路层内。其中一第三信号线至第二线路层的正投影位于任何二个相邻的第二信号线之间，且其中一第三信号线至第一线路层的正投影与其中一第一信号线重叠。第二介电层位于第二线路层与第三线路层之间。