[发明专利]半导体封装结构及其制造方法

说明书

技术领域

本发明涉及一种半导体封装结构及一种制造该半导体封装结构的方法。具体而言，本发明涉及一种包含多个芯片的半导体封装结构，这些芯片是垂直叠层并利用超声波接合(ultrasonic bonding)方法透过直通硅晶栓塞(throughsilicon plugs)达成电性互连及电性连接至一基板单元。此外，可设置测试垫(testpad)于该基板单元或芯片上，以利于制程控制。

背景技术

高阶半导体封装的趋势是朝构装型式小型化、同时提高电性效能发展。这使得工业产品及消费产品变得日益快速、廉价和小巧。一常见实例是利用已知材料及组装制程将多个存储器芯片叠层于一半导体封装体中，并测试所得的多芯片式封装体。通常，各叠层芯片与基板间的电性连接系透过打线接合达成(wire bonding)。也可叠层不同类型的芯片，但代价是电性复杂度、热传复杂度及机械特性复杂度升高，以及因封装体内的系统层阶复杂度增大而难以达到高的封装良率(yield)。

直通硅晶穿孔(through silicon vias；TSV)，或更确切而言，直通硅晶栓塞(through silicon plugs；TSP)，为用以在高阶半导体封装中提高集成度及缩小构装型式/形体因数(form factor)的一常用替代方法。顾名思义，半导体装置的背面与正面的电性连接使得以往仅有一个芯片的封装体中可垂直地组装多个芯片。因此，可将更多半导体装置整合成一更小的构装形体。此外，也可将不同类型的半导体芯片整合于一单一封装体中，以形成所谓的系统级封装(system in a package；SIP)。无论使用何种方法，封装体在印刷电路板(printedcircuit board；PCB)上的占用面积(footprint)皆是缩小的，此又会降低最终产品成本。最后，因基板上的一个接点可供应多个芯片，是故利用直通硅晶栓塞互连各芯片可减少基板所需的电性接点数量，此亦有助于简化组装制程和提高良率。

直通硅晶栓塞的应用也符合高效能所需的更严格的传讯(signaling)要求。直通硅晶栓塞可就其材料、形状及尺寸作相关设计，借以提供叠层芯片之间以及封装体内的电性连接高导电率及低电感量，俾利于有效地传递功率及提高信号品质。此外，利用直通硅晶栓塞结构可减少使用复杂打线接合的需要，因在叠层式封装体的批量生产中，各该芯片无需如目前的存储器装置一般单独电性连接至基板。此外，因打线接合具有降低信号品质的电感特性，尤其是在高频下，故不使用打线接合可提高在一给定频率下的信号品质。或者，于日趋变小和变快的半导体装置及封装体中，透过消除寄生电感，使信号品质得以提升，因而可达到更高频率的传输。

通常，高效能、小形体因数的封装体制造成本高昂。当考虑使用直通硅晶栓塞于一个封装体内形成三维半导体装置时，尤其如此。举例而言，现有不同的竞争方法可供用于构建利用直通硅晶栓塞的叠层芯片。例如所谓的芯片对芯片(chip on chip；CoC)方法，其中将经测试及单分(singulated)的多个芯片排列成一叠层配置。或者，晶圆对晶圆(wafer to wafer；WoW)方案，此方案设想在单分之前以晶圆形式叠层芯片，但其存在预期的良率损失，如相应晶圆上的良好芯片与坏芯片垂直叠层的可能。再一种方法是在晶圆上预先识别出的良好芯片的位置上分别叠层单分的芯片(chip-on-wafer；CoW)。

各该方法的实施皆需要改变制程。基本上，直通硅晶穿孔/栓塞的制作方法及位置等相关技术目前仍未明朗，举凡等离子蚀刻(plasma etching)到激光钻孔(laser drilling)技术等。某些制程可能较适合实施于制作集成电路的前端半导体制造厂，而其它方法则可能较适合实施于后端封装及组装厂。另外，并无通用的直通硅晶栓塞接合方法。目前叠层芯片间的电性连接可透过不同技术达成，例如直接氧化熔融接合(direct oxidizing fusion bonding)、铜-铜接合、金-金接合、金-锡接合、粘合(adhesion bonding)或表面活化接合(surface activationbonding)。新制程及材料的使用会增加直通硅晶栓塞芯片叠层时的复杂度及良率损失，进而增加成本。