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[发明专利]NAND存储器的形成方法-CN201610005469.3有效
发明人：禹国宾 -专利权人：中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司
申请日： 2016-01-04 - 公布日： 2017-07-11 - 主分类号： H01L27/11551 文献下载
摘要：一种NAND存储器的形成方法，包括：提供半导体衬底；在半导体衬底上形成若干分立的栅堆叠结构，相邻栅堆叠结构之间具有凹槽，栅堆叠结构包括位于半导体衬底上的选择栅和位于选择栅上的控制栅，选择栅和控制栅之间通过栅间介质层隔离，栅堆叠结构的顶部表面上形成有硬掩膜层，硬掩膜层的宽度等于栅堆叠结构的宽度；以硬掩膜层为掩膜，回刻蚀去除部分宽度的选择栅和控制栅，使得相邻选择栅之间的间距以及相邻控制栅之间的间距大于相邻硬掩膜层之间的间距；回刻蚀工艺后，进行沉积工艺，形成填充满凹槽的介质层，相邻选择栅之间的介质层中以及相邻控制栅之间的介质层中形成有空气隙。
nand 存储器形成方法

[发明专利]三维存储器及其制备方法-CN202210240419.9在审
发明人：吴双双;张坤;吴林春;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2022-03-10 - 公布日： 2022-06-24 - 主分类号： H01L27/1157 文献下载
摘要：本申请公开了一种三维存储器及其制备方法，涉及半导体芯片技术领域，旨在提升三维存储器制备过程的可靠性，以及三维存储器的结构稳定性。制备方法包括：在衬底上形成堆叠结构；所述堆叠结构包括交替叠置的电介质层和栅牺牲层。在所述堆叠结构上形成第一接触柱。在所述堆叠结构远离所述衬底的一侧键合外围器件。去除所述衬底，并自所述堆叠结构远离所述外围器件的一侧，形成栅线缝隙；所述栅线缝隙贯穿所述堆叠结构。经由所述栅线缝隙，去除所述栅牺牲层并形成栅线层；所述栅线层与所述第一接触柱电连接。
三维存储器及其制备方法

[发明专利]一种环栅晶体管及其制造方法、半导体器件-CN202211652172.8在审
发明人：李永亮;赵飞 -专利权人：中国科学院微电子研究所
申请日： 2022-12-21 - 公布日： 2023-04-11 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种环栅晶体管及其制造方法、半导体器件，涉及半导体技术领域，以限制栅堆叠结构的长度，且简化环栅晶体管的制造过程。该环栅晶体管包括：半导体基底、纳米结构、栅堆叠结构和栅长控制结构。至少一层纳米结构形成在半导体基底上。沿纳米结构长度方向，每层纳米结构包括源区、漏区、以及位于源区和漏区之间的沟道区。源区和漏区的材料包括第一金属半导体化合物。栅堆叠结构环绕在沟道区的外周。沿栅堆叠结构的长度方向，栅堆叠结构的侧壁相对于沟道区的侧壁向内凹入，形成凹口。栅长控制结构填充满凹口。栅长控制结构的材料为第二金属半导体化合物，制造第二金属半导体化合物的半导体材料不同于制造第一金属半导体化合物的半导体材料。
一种晶体管及其制造方法半导体器件

[发明专利]一种环栅晶体管及其制造方法-CN202211426811.9在审
发明人：李永亮;毛晓烔 -专利权人：中国科学院微电子研究所
申请日： 2022-11-14 - 公布日： 2023-03-03 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于提高沟道区中各层纳米线/片之间的导通均匀性，进而利于提升环栅晶体管的驱动性能。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿有源结构的高度方向，沟道区包括至少两层间隔设置的纳米线/片。栅堆叠结构形成在半导体基底上。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。
一种晶体管及其制造方法

[发明专利]一种垂直晶体管及制造方法-CN202210287536.0在审
发明人：李泠;杨冠华;廖福锡 -专利权人：中国科学院微电子研究所
申请日： 2022-03-22 - 公布日： 2023-04-14 - 主分类号： H01L29/78 文献下载
摘要：用于解决现有结构下的垂直晶体管栅控能力不足的技术问题。方案包括：源极、漏极、沟道、第一栅堆叠部和第二栅堆叠部；所述沟道分别与所述源极和所述漏极接触；所述沟道包括形成在所述源极和所述漏极之间的第一环状结构；所述第一栅堆叠部至少位于所述沟道内、且与所述沟道的内表面接触；所述第二栅堆叠部包括环绕在所述沟道周向的第二环状结构；所述第一栅堆叠部和所述第二栅堆叠部用于被施加反向的控制电压，以共同控制所述沟道。本发明可以提高垂直晶体管的栅控能力。
一种垂直晶体管制造方法

[发明专利]半导体器件及包括半导体器件的数据存储系统-CN202210123517.4在审
发明人：金钟秀;沈善一;林周永;赵源锡 -专利权人：三星电子株式会社
申请日： 2022-02-09 - 公布日： 2022-08-26 - 主分类号： H01L27/1157 文献下载
摘要：一种半导体器件，包括：图案结构上的存储单元阵列区和阶梯区；堆叠结构，包括在竖直方向上交替地堆叠的绝缘层和具有栅焊盘的栅层；分离结构，穿透所述堆叠结构并且接触所述图案结构；存储竖直结构，穿透所述堆叠结构并且接触所述图案结构；支撑竖直结构，穿透所述堆叠结构并且接触所述图案结构；栅接触插塞，设置在所述栅焊盘上；以及外围接触插塞，与所述栅层间隔开，其中，所述存储竖直结构的上表面在第一高度处，所述外围接触插塞的上表面在第二高度处，所述分离结构的上表面在第三高度处，并且所述栅接触插塞的上表面在第四高度处。
半导体器件包括数据存储系统

[发明专利]一种半导体器件及其制造方法、电子设备-CN202010898894.6有效
发明人：李永亮;程晓红;王文武 -专利权人：中国科学院微电子研究所
申请日： 2020-08-31 - 公布日： 2022-12-02 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了半导体器件及其制造方法、电子设备，涉及半导体技术领域，在不采用内侧墙工艺的情况下，有效控制栅长。该半导体器件包括半导体衬底、沟道区、源/漏外延层、栅堆叠和衬垫层。沟道区包括多层纳米结构。栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层。第一衬垫层与第一栅堆叠的接触面凸出于第一衬垫层与沟道区的接触面。第一栅堆叠的长度小于纳米结构的长度。本发明还提供一种半导体器件的制造方法。本发明提供的半导体器件应用于电子设备中。
一种半导体器件及其制造方法电子设备

[发明专利]半导体晶片、半导体装置与非易失性存储装置的制造方法-CN200710000331.5有效
发明人：李自强;杨富量;黄俊仁;李宗霖 -专利权人：台湾积体电路制造股份有限公司
申请日： 2007-01-08 - 公布日： 2007-07-11 - 主分类号： H01L21/336 文献下载
摘要：半导体装置的制造方法包括：形成一栅堆叠物于一基底上，栅堆叠物具有一侧壁；形成一ONO堆叠物于栅堆叠物上与侧壁旁；蚀刻ONO堆叠物以形成一ONO储存结构，ONO储存结构具有大体L型的剖面；形成一逻辑氧化间隔物于栅堆叠物与ONO储存结构上，使ONO储存结构中的一氮化物部分为ONO储存结构内的一氧化物与逻辑氧化间隔物的氧化物所围绕；形成一氮化物间隔物材料于栅堆叠物、ONO储存结构与逻辑氧化间隔物上；蚀刻氮化物间隔材料，以形成邻近栅堆叠物与位于至少部分的ONO储存结构与逻辑氧化间隔物上的一氮化物间隔物；于基底内形成邻近氮化物间隔物的一源极/漏极。
半导体晶片装置非易失性存储制造方法

[发明专利]MOS晶体管及其形成方法-CN201010618284.2有效
发明人：钟汇才;梁擎擎;杨达;赵超 -专利权人：中国科学院微电子研究所
申请日： 2010-12-31 - 公布日： 2012-07-04 - 主分类号： H01L29/78 文献下载
摘要：一种MOS晶体管及其形成方法，所述MOS晶体管包括：半导体衬底；位于所述半导体衬底上的栅堆叠结构，所述栅堆叠结构包括依次位于所述半导体衬底上的栅介质层和栅电极；源区和漏区，位于所述栅堆叠结构两侧的半导体衬底中；牺牲金属侧墙，位于所述栅堆叠结构的侧壁，且具有张应力或压应力。
mos 晶体管及其形成方法

[发明专利]包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件-CN201910445216.1在审
发明人：金光洙;金是完;金俊亨;吴京泽;崔凤贤 -专利权人：三星电子株式会社
申请日： 2019-05-27 - 公布日： 2019-12-31 - 主分类号： H01L27/11521 文献下载
摘要：提供了一种包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件，所述三维半导体存储器件包括：基底；栅极堆叠结构，所述栅极堆叠结构设置在所述基底上，并且包括在与所述基底的顶表面基本垂直的方向上堆叠的栅电极；贯穿区域，所述贯穿区域穿过所述栅极堆叠结构并被所述栅极堆叠结构围绕；以及垂直沟道结构，所述垂直沟道结构穿过所述栅极堆叠结构。所述栅电极中的最下面的栅电极彼此间隔开，并且至少一个所述最下面的栅电极的一部分具有朝向所述贯穿区域弯曲的形状。
栅极堆叠结构栅电极基底三维半导体存储器垂直沟道结构贯穿穿过区域穿过垂直的顶表面堆叠

[发明专利]半导体结构及其形成方法-CN201711478648.X在审
发明人：周飞;洪中山 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路新技术研发(上海)有限公司
申请日： 2017-12-29 - 公布日： 2019-07-09 - 主分类号： H01L21/336 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供衬底及鳍部，鳍部顶部有至少一组堆叠结构，每组堆叠结构包括牺牲层及半导体层，衬底上有隔离层，隔离层覆盖鳍部侧壁，隔离层上有横跨堆叠结构的伪栅及覆盖伪栅侧壁的介质层；去除伪栅，在堆叠结构两侧介质层内形成凹槽，凹槽侧壁露出堆叠结构部分侧壁；在鳍部顶部形成第一通孔，第一通孔连通堆叠结构两侧的凹槽；在第一通孔露出的鳍部顶部形成第一栅介质层；去除凹槽露出的牺牲层，形成第二通孔，第二通孔连通堆叠结构两侧的凹槽；在凹槽及第二通孔露出的半导体层表面形成第二栅介质层，第二栅介质层厚度小于第一栅介质层厚度。
堆叠结构通孔鳍部栅介质层隔离层半导体结构寄生沟道介质层牺牲层侧壁衬底伪栅去除连通半导体层表面凹槽侧壁半导体层顶部表面开启电压伪栅侧壁漏电覆盖横跨

[发明专利]存储器及其制造方法-CN202111115804.2在审
发明人：苏界;郑晓芬;张丝柳 -专利权人：长江存储科技有限责任公司
申请日： 2021-09-23 - 公布日： 2022-01-14 - 主分类号： H01L27/115 文献下载
摘要：本申请实施例提供一种存储器及其制造方法，所述方法包括：提供衬底；在所述衬底表面形成堆叠结构；所述堆叠结构包括交替堆叠的绝缘层和栅电极层；其中，所述存储器具有贯穿所述堆叠结构的栅缝隙；所述栅电极层通过所述栅缝隙侧壁和底部的导电材料连通；在所述栅缝隙的侧壁和底部覆盖绝缘材料；去除部分所述绝缘材料和位于所述栅缝隙底部以及至少部分侧壁的所述导电材料；去除剩余所述绝缘材料；去除所述栅缝隙侧壁和底部的所述导电材料，形成相互分离的所述栅电极层。
存储器及其制造方法

[发明专利]一种半导体结构及其制造方法-CN201310224713.1在审
发明人：骆志炯;尹海洲;朱慧珑 -专利权人：中国科学院微电子研究所
申请日： 2013-06-06 - 公布日： 2014-12-24 - 主分类号： H01L21/28 文献下载
摘要：本发明提供了一种半导体结构，该半导体结构包括：第一接触塞和至少两个栅堆叠结构，各所述栅堆叠结构形成于有源区或隔离区上，各所述栅堆叠结构均包括金属栅极；所述第一接触塞夹于各所述栅堆叠结构之间，所述第一接触塞材料与所述金属栅极材料相同；所述第二接触塞位于部分所述第一接触塞和部分所述栅堆叠结构之上。相应地，本发明还提供了一种半导体结构的制造方法。本发明利于扩大形成接触塞时的工艺窗口，以及在形成接触孔的过程中有效地防止过刻现象的出现。
一种半导体结构及其制造方法

[发明专利]半导体器件和包括该半导体器件的数据存储系统-CN202210596770.1在审
发明人：白石千;权美览;徐晟准;孙荣晥 -专利权人：三星电子株式会社
申请日： 2022-05-27 - 公布日： 2022-12-06 - 主分类号： H01L27/11524 文献下载
摘要：半导体器件包括：第一衬底；电路元件；下互连线；第二衬底；栅电极，堆叠在第二衬底上以在第一方向上彼此间隔开并且形成第一堆叠结构和第二堆叠结构；沟道结构，穿透栅电极；以及第一接触插塞和第二接触插塞，分别穿透第一堆叠结构和第二堆叠结构，并且连接到栅电极。第一堆叠结构具有第一焊盘区域，在第一焊盘区域中栅电极分别比上栅电极延伸得更远，并且分别连接到第一接触插塞。第二堆叠结构具有第二焊盘区域，在第二焊盘区域中栅电极分别比上栅电极延伸得更远，并且分别连接到第二接触插塞。第一焊盘区域和第二焊盘区域相对于彼此偏移以便在第一方向上彼此不交叠。
半导体器件包括数据存储系统

[发明专利]一种环栅晶体管及其制造方法-CN202210508772.0在审
发明人：李永亮;赵飞;陈安澜;程晓红;王文武 -专利权人：中国科学院微电子研究所
申请日： 2022-05-10 - 公布日： 2022-09-09 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于在抑制环栅晶体管的寄生沟道漏电的情况下，提升环栅晶体管的工作性能。所述环栅晶体管及其制造方法包括：衬底、堆叠结构、栅堆叠、隔离侧墙和漏电抑制结构。堆叠结构形成在衬底上。堆叠结构包括源区、漏区、以及位于源区和漏区之间的至少一层纳米线或片。栅堆叠环绕在至少一层纳米线或片的外周。隔离侧墙至少形成在栅堆叠沿长度方向的两侧。漏电抑制结构形成在衬底上。漏电抑制结构位于至少一层纳米线或片的下方、以及隔离侧墙与至少一层纳米线或片对应的部分的下方。漏电抑制结构内掺杂有与环栅晶体管的导电类型相反的杂质。源区和漏区的底部均至少与漏电抑制结构的底部平齐。
一种晶体管及其制造方法