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[发明专利]包含体育场结构的微电子装置及相关的存储器装置和电子系统-CN202180028999.9在审
发明人：罗双强;N·M·洛梅利 -专利权人：美光科技公司
申请日： 2021-02-18 - 公布日： 2022-12-30 - 主分类号： H01L27/11578 文献下载
摘要：一种微电子装置包括堆叠结构、在所述堆叠结构内的体育场结构、下伏于所述堆叠结构的源极层，及掩蔽结构。所述堆叠结构具有层，所述层各自包括导电结构及绝缘结构。所述体育场结构包括前向楼梯结构、反向楼梯结构及中心区域，所述中心区域水平地插置在所述前向楼梯结构与所述反向楼梯结构之间。所述源极层包括离散导电结构，所述离散导电结构在所述体育场结构的所述中心区域的水平边界内且通过介电材料彼此水平地分开。所述掩蔽结构经局限在所述体育场结构的所述中心区域的所述水平边界内，且垂直地插置在所述源极层与所述堆叠结构之间。所述掩蔽结构包括水平地覆盖水平地插置在所述离散导电结构之间的所述介电材料的部分的区段。本发明还描述额外装置及电子系统。
包含体育场结构微电子装置相关存储器电子系统

[发明专利]包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法-CN202180034733.5在审
发明人： J·D·格林利;J·D·霍普金斯 -专利权人：美光科技公司
申请日： 2021-05-13 - 公布日： 2022-12-30 - 主分类号： H01L27/11575 文献下载
摘要：一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。横向间隔开的存储器块区形成，且个别地包括在所述导体层正上方包括交替的第一层和第二层的竖直堆叠。存储器单元的沟道材料串延伸穿过所述第一层和所述第二层。水平伸长线形成于所述横向间隔开的存储器块区之间的所述导体材料中。所述水平伸长线具有与横向位于所述水平伸长线之间的所述导体材料的上部部分不同的组成。在所述水平伸长线形成之后，所述第一层中的最下部者的导电材料形成，所述导电材料将所述沟道材料串中的个别者的沟道材料和所述导体层的所述导体材料直接电耦合在一起。本文公开了其它实施例，包含独立于方法的结构。
包括存储器单元阵列用于形成方法

[发明专利]半导体存储器装置-CN202210040821.2在审
发明人：饭岛夏来 -专利权人：铠侠股份有限公司
申请日： 2022-01-14 - 公布日： 2022-12-30 - 主分类号： H01L27/11521 文献下载
摘要：根据实施例的半导体存储器装置包含：第一导电层；堆叠体，其包含在所述第一导电层上方交替地逐一堆叠的多个第二导电层与多个第一绝缘层，并且包含台阶部分，在所述台阶部分中所述多个第二导电层成梯台；以及板状部分，其包含第三导电层，所述第三导电层在所述堆叠体中沿所述堆叠方向和所述第一方向从所述台阶部分连续地延伸到存储器区域，所述板状部分在与所述堆叠方向和所述第一方向两者交叉的第二方向上分割所述堆叠体。所述板状部分在所述台阶部分中包含在所述第一方向上间断地布置的多个触点部分，所述多个触点部分穿透所述堆叠体并与所述第一导电层连接。
半导体存储器装置

[发明专利]半导体存储器装置及其制造方法-CN202210093821.9在审
发明人：吴在永;李东奂;崔殷硕 -专利权人：爱思开海力士有限公司
申请日： 2022-01-26 - 公布日： 2022-12-30 - 主分类号： H01L27/11582 文献下载
摘要：本申请涉及半导体存储器装置及其制造方法。一种半导体存储器装置及其制造方法，该半导体存储器装置包括：在基板上的栅极层叠物，该栅极层叠物包括在垂直方向上交替层叠的层间绝缘层和导电图案；沟道结构，其穿过栅极层叠物并且具有突出到栅极层叠物上方的上端部；存储器层，其围绕沟道结构的侧壁；以及源极层，其形成在栅极层叠物上。沟道结构包括在沟道结构的中央区域中在垂直方向上延伸的芯绝缘层以及围绕芯绝缘层的侧壁的沟道层，沟道层形成为在垂直方向上低于芯绝缘层和存储器层。
半导体存储器装置及其制造方法

[发明专利]半导体存储器装置和半导体存储器装置的制造方法-CN202210268248.0在审
发明人：崔康植 -专利权人：爱思开海力士有限公司
申请日： 2022-03-18 - 公布日： 2022-12-30 - 主分类号： H01L27/11582 文献下载
摘要：本公开提供一种半导体存储器装置和半导体存储器装置的制造方法。半导体存储器装置包括：贯穿阶梯式层叠结构的接触区域的导电栅极接触部，阶梯式层叠结构包括交替层叠的多个层间绝缘层和多个导电图案。
半导体存储器装置制造方法

[发明专利]集成电路器件-CN202210340041.X在审
发明人：廉泾植;郑永天;李龙圭 -专利权人：三星电子株式会社
申请日： 2022-03-30 - 公布日： 2022-12-30 - 主分类号： H01L27/11524 文献下载
摘要：一种集成电路包括：源极区域，布置在衬底的上部中；一对分栅结构，分别在源极区域的相对侧上，其中，所述一对分栅结构中的每一个包括浮栅电极层以及设置在浮栅电极层上的控制栅电极层；擦除栅结构，在源极区域上位于所一对分栅结构之间，并包括擦除栅电极层；一对选择栅结构，分别在一对分栅结构的外侧壁上；以及一对栅极间隔物，其中，每个栅极间隔物设置在一对分栅结构中的一个分栅结构与一对选择栅结构中的一个选择栅结构之间，包括第一栅极间隔物和设置在第一栅极间隔物上的第二栅极间隔物，还设置在一对分栅结构中的所述一个分栅结构的外侧壁上，以及所述第二栅极间隔物的最下端位于比浮栅电极层的上表面低的高度处。
集成电路器件

[发明专利]三维存储装置及其制作方法-CN202110738700.0在审
发明人：张坤;吴林春;吴双双;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2021-06-30 - 公布日： 2022-12-30 - 主分类号： H01L27/1157 文献下载
摘要：本发明提供了一种三维存储装置及其制作方法。其中，所述三维存储装置包括：半导体层；位于所述半导体层上的第一堆叠结构；贯穿所述第一堆叠结构的栅缝隙；填充所述栅缝隙的绝缘层，以及设于所述绝缘层中的第一导电柱，所述第一导电柱靠近所述半导体层的一端与所述半导体层之间包括部分所述绝缘层。
三维存储装置及其制作方法

[发明专利]闪存器件的制作方法-CN202211196893.2在审
发明人：何建禹;张广冰 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-09-29 - 公布日： 2022-12-30 - 主分类号： H01L27/11517 文献下载
摘要：本申请公开了一种闪存器件的制作方法，包括：提供一衬底，衬底上从下而上依次形成有耦合氧化层、浮栅多晶硅层、第一ONO层以及控制栅多晶硅层，控制栅多晶硅层上形成有硬掩模层，硬掩模层中形成有沟槽，沟槽底部的控制栅多晶硅层暴露；形成隔离层；进行刻蚀，去除硬掩模层顶部和沟槽底部预定区域的隔离层，使预定区域的控制栅多晶硅层暴露，剩余的隔离层位于沟槽侧壁；进行刻蚀，去除隔离层之间的控制栅多晶硅层和第二氧化层，使隔离层之间的第一氮化层暴露；通过RTO工艺形成第三氧化层；形成第二氮化层；进行刻蚀，去除沟槽底部的第二氮化层、第一氮化层，以及硬掩模层上方的第二氮化层；形成第四氧化层。
闪存器件制作方法

[发明专利]存储器件的ILD淀积工艺方法-CN202211344400.5在审
发明人：孙文建;朱景润 -专利权人：华虹半导体（无锡）有限公司;上海华虹宏力半导体制造有限公司
申请日： 2022-10-31 - 公布日： 2022-12-27 - 主分类号： H01L27/115 文献下载
摘要：本发明公开了一种存储器件的ILD淀积工艺方法，在完成存储管的逻辑区的栅极以及栅极的侧墙之后，先对所述栅极的侧墙进行一次补充刻蚀，对栅极的侧墙的顶部进行刻蚀，修饰形貌，扩大存储管的栅极之间的空间的顶部开口。本发明针对栅极侧墙顶端易引起开口变小、影响ILD填充效果的问题，增加一步补充刻蚀，对填充空间的开口形貌进行修饰，扩大填充开口，降低填充空间的深宽比，减少填充的空洞缺陷，使得ILD的填充效果更好。
存储器件 ild 工艺方法

[发明专利]增大闪存器件ILD填充工艺窗口的方法-CN202211165379.2在审
发明人：王会一;程国庆 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-09-23 - 公布日： 2022-12-27 - 主分类号： H01L27/11517 文献下载
摘要：本发明提供一种增大闪存器件ILD填充工艺窗口的方法，方法包括：提供一半导体结构，包括半导体衬底、栅介质层、字线多晶硅、浮栅及控制栅；于半导体结构的表面形成氧化层，并于氧化层的表面形成氮化层；通过刻蚀工艺刻蚀氮化层及氧化层以于浮栅、控制栅、中间介质层及字线侧墙的外侧形成第一侧墙；利用第一湿法清洗工艺对形成有第一侧墙的半导体结构进行清洗；对半导体衬底进行离子注入以于第一侧墙的两侧形成源区及漏区；利用第二湿法清洗工艺对形成有源区及漏区的半导体结构进行清洗。通过本发明解决了现有的闪存器件在ILD填充过程中产生空洞缺陷的问题。
增大闪存器件 ild 填充工艺窗口方法

[发明专利]半导体存储器装置-CN202210154268.5在审
发明人：川口元气 -专利权人：铠侠股份有限公司
申请日： 2022-02-18 - 公布日： 2022-12-27 - 主分类号： H01L27/11524 文献下载
摘要：根据一个实施例，一种半导体存储器装置包含：衬底，其沿第一方向及第二方向扩展；多个导电层，其沿第三方向布置成在其之间隔开一距离，所述导电层包含第一导电层，且各自包含第一部分及沿所述第二方向与所述第一部分一起布置的第二部分，并且包含经设置以便沿所述第三方向不与上部导电层重叠的平台部分；第一绝缘部分，其设置于所述第一部分与所述第二部分之间；及第一绝缘层，其沿所述第二方向与所述第一导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分。
半导体存储器装置

[发明专利]记忆体单元、记忆体装置和其形成方法-CN202210187037.4在审
发明人：杨柏峰;杨世海;林佑明;徐志安 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-28 - 公布日： 2022-12-27 - 主分类号： H01L27/11507 文献下载
摘要：本公开提供一种记忆体单元、记忆体装置和其形成方法，记忆体单元包括半导体基板上方的薄膜晶体管。薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征。记忆体膜设置在氧化物半导体层和字元线之间。介电质材料覆盖源极线、记忆体膜和氧化物半导体层的侧壁。
记忆体单元装置形成方法

[发明专利]记忆体装置及其制造方法-CN202210548119.7在审
发明人：黄成铭;黄文铎;杨世匡;张煜群;陈世宪;杨裕祥;许祐凌;林佳盛;刘珀玮;施宏霖;张玮玲 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-05-18 - 公布日： 2022-12-27 - 主分类号： H01L27/11521 文献下载
摘要：本揭露提供一种记忆体装置及其制造方法。记忆体装置包含在装置的记忆体区域及逻辑区域二者内的晶体管元件。在记忆体区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层、在第一氮化层上的第二氧化层及在第二氧化层上的第二氮化层。在逻辑区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层及在第一氮化层上的第二氮化层。
记忆体装置及其制造方法

[发明专利]改善字线多晶硅层研磨后硬掩模层厚度均匀性的方法-CN202211246952.2在审
发明人：王德鑫;马强;米琳;宁威;高骏;吴志涛;韩笑 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-10-12 - 公布日： 2022-12-27 - 主分类号： H01L27/115 文献下载
摘要：本申请提供一种改善字线多晶硅层研磨后硬掩模层厚度均匀性的方法，包括：提供一衬底，衬底分为核心区和外围区，核心区上形成有多个闪存栅结构；沉积硬掩模层，覆盖核心区和外围区；刻蚀硬掩模层，在核心区的硬掩模层中形成多个条状沟槽；沉积字线多晶硅层，覆盖硬掩模层并填满多个条状沟槽；研磨字线多晶硅层和硬掩模层至硬掩模层的厚度比预定厚度多出预留部分时终止；实施浸泡工艺去除硬掩模层的预留部分。通过先将硬掩模层研磨至比预定厚度多出预留部分再实施浸泡工艺去除该预留部分的方式，提高字线多晶硅层研磨后硬掩模层厚度的均匀性，减少后续刻蚀硬掩模层时硬掩模层的残留。
改善多晶研磨后硬掩模层厚度均匀方法

[发明专利]半导体装置和包括其的数据存储系统-CN202210692352.2在审
发明人：姜相敏;金廷奂 -专利权人：三星电子株式会社
申请日： 2022-06-17 - 公布日： 2022-12-27 - 主分类号： H01L27/11524 文献下载
摘要：提供了半导体装置和包括其的数据存储系统。所述半导体装置包括：衬底；栅电极，所述栅电极彼此间隔开并沿垂直于所述衬底的上表面的方向堆叠；第一水平导电层和第二水平导电层，所述第一水平导电层和所述第二水平导电层依次堆叠在所述衬底与所述栅电极之间；和沟道结构，所述沟道结构穿过所述栅电极并垂直延伸，并且包括与所述第一水平导电层接触的沟道层，其中，所述沟道层在所述栅电极当中的最下面的栅电极的下表面所位于的第一水平高度的下方具有直径减小的区域，并且所述沟道结构还包括金属硅化物区，所述金属硅化物区位于所述第一水平高度下方并且与所述沟道层接触地位于所述沟道结构中。
半导体装置包括数据存储系统

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