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[发明专利]三维垂直单晶体管铁电存储器及其制备方法-CN201910290800.4有效
发明人：殷华湘;侯朝昭;叶甜春;李超雷 -专利权人：中国科学院微电子研究所
申请日： 2019-04-11 - 公布日： 2020-11-10 - 主分类号： H01L27/11587 文献下载
摘要：该铁电存储器包括：衬底；绝缘介质层，设置于衬底上；沟道结构，贯穿绝缘介质层并与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区；栅堆叠结构，环绕沟道结构设置，且栅堆叠结构设置于与沟道区相对的绝缘介质层中，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的铁电绝缘层和栅极。具有上述结构的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
三维垂直晶体管存储器及其制备方法

[发明专利]三维存储器的制作方法-CN202111144308.X在审
发明人：张浩;郑亮 -专利权人：长江存储科技有限责任公司
申请日： 2021-09-28 - 公布日： 2021-12-31 - 主分类号： H01L27/1157 文献下载
摘要：本申请提供一种三维存储器的制作方法，包括：提供衬底并在所述衬底上形成堆叠层；所述堆叠层包括在纵向上交替设置的层间绝缘层和电介质层，且所述堆叠层包括沟道区及与所述沟道区相邻的栅线缝隙区；在所述堆叠层的背离所述衬底的表面上形成一第一掩膜层；所述第一掩膜层覆盖所述沟道区及所述栅线缝隙区；对与所述栅线缝隙区位置相对的所述第一掩膜层进行减薄，以形成沟槽；在所述堆叠层的所述沟道区形成纵向延伸的沟道孔；在所述沟道孔内形成沟道结构；及在所述栅线缝隙区形成栅线缝隙结构
三维存储器制作方法

[发明专利]一种高压MOSFET器件及其制作方法-CN202211525792.5在审
发明人：潘伯津;朱克宝;李仁雄;彭路露;宁宁 -专利权人：联合微电子中心有限责任公司
申请日： 2022-11-30 - 公布日： 2023-03-07 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种高压MOSFET器件及其制作方法，该方法包括以下步骤：形成第一堆叠结构、第二堆叠结构于半导体层上，第一堆叠结构位于高压区并包括层叠的高压区栅氧化层与第一硬掩膜层，第二堆叠结构位于核心区并包括层叠的核心区栅氧化层、多晶硅伪栅极层及第二、第三硬掩膜层；形成侧壁保护层；形成研磨停止层及第一层间介质层并减薄直至显露高压区栅氧化层、多晶硅伪栅极层的顶面；替换多晶硅伪栅极以得到核心区金属栅并对其进行CMP；形成补偿氧化层及高压区金属栅本发明在将多晶硅伪栅极替代为金属栅极后，高压区与核心区的膜层高度相差不大，不会影响核心区金属栅CMP的负载，且后续通过重新铺设补偿氧化层可以补齐高压区需求的EOT。
一种高压 mosfet 器件及其制作方法

[发明专利]半导体存储器件-CN201610192154.4有效
发明人：金钟源;朴亨;李铉民;姜镐宗;朴株院;宋承砇 -专利权人：三星电子株式会社
申请日： 2016-03-30 - 公布日： 2021-09-03 - 主分类号： H01L27/11563 文献下载
摘要：一种半导体存储器件包括：堆叠结构，其包括垂直地堆叠在衬底上的各个栅电极以及穿过栅电极的垂直沟道部分；位线，其连接至所述垂直沟道部分；以及多条导线，其连接至所述堆叠结构上的各个栅电极。所述导线形成多个堆叠层，并且包括第一导线和第二导线。布置在离所述衬底第一水平高度的位置处的第一导线的数量与布置在离所述衬底第二水平高度的位置处的第二导线的数量不同。
半导体存储器件

[发明专利]环栅场效应晶体管的制备方法-CN201010578678.X有效
发明人：周华杰;宋毅;徐秋霞 -专利权人：中国科学院微电子研究所
申请日： 2010-12-08 - 公布日： 2012-07-11 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种环栅场效应晶体管的制造方法，包括：在半导体衬底上形成悬空鳍片；在所述鳍片的四周形成栅堆叠结构；在所述栅堆叠结构两侧的鳍片中形成源/漏结构；其中，与所述鳍片和栅堆叠结构的底部相邻的半导体衬底中包括隔离介质层本发明在体硅衬底上制备环栅场效应晶体管，消除了SOI器件存在的自加热效应和浮体效应，具有更低的成本，采用传统的基于准平面的自顶向下工艺实现了与CMOS平面工艺的良好兼容，并且易于集成，有利于抑制短沟道效应
场效应晶体管制备方法

[发明专利]一种半导体结构的制备方法-CN202210314523.8在审
发明人：刘宪周;李冰寒 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-03-28 - 公布日： 2022-07-12 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供一种半导体结构的制备方法，包括：提供衬底，在所述衬底上形成堆叠层，所述堆叠层包括依次堆叠在所述衬底上的浮栅多晶硅层、第一氧化层及氮化硅层；刻蚀所述堆叠层及部分所述衬底以形成开口，所述开口贯通所述堆叠层并延伸至所述衬底内；在所述开口中形成浅槽隔离结构，所述浅槽隔离结构填充部分所述开口；进行第一刻蚀工艺以除去剩余的所述氮化硅层。在对所述氮化硅层进行刻蚀时，所述第一氧化层可以保护所述浮栅多晶硅层不被腐蚀，有效避免所述浮栅多晶硅层表面出现空洞，进而提高所述半导体结构性能的可靠性。
一种半导体结构制备方法

[发明专利]一种晶体管及其制造方法-CN202310423480.1在审
发明人：李永亮;赵飞 -专利权人：中国科学院微电子研究所
申请日： 2023-04-19 - 公布日： 2023-09-15 - 主分类号： H01L29/78 文献下载
摘要：所述晶体管包括：半导体基底、有源结构、栅堆叠结构和隔离结构。有源结构中沟道区包括材料不同的第一纳米结构和第二纳米结构。第一纳米结构和第二纳米结构均分别与源区和漏区接触。每层第一纳米结构与半导体基底之间具有空隙。每层第二纳米结构位于相应空隙内。沿沟道区的宽度方向，每层第二纳米结构的至少一个侧壁相对于相应第一纳米结构的侧壁向内凹入，形成第一凹口。栅堆叠结构形成在沟道区的外周。隔离结构位于第一凹口内，且设置在栅堆叠结构与源区、以及栅堆叠结构与漏区之间。
一种晶体管及其制造方法

[发明专利]三维存储器的制造方法-CN202111067677.3在审
发明人：艾义明;颜元;任德营;伍术 -专利权人：长江存储科技有限责任公司
申请日： 2021-09-13 - 公布日： 2022-01-14 - 主分类号： H01L27/11524 文献下载
摘要：本公开提供一种三维存储器的制造方法，包括：提供半导体结构；半导体结构包括：基底，堆叠结构，位于堆叠结构和基底间的隔离层，贯穿堆叠结构和隔离层并延伸至基底中的栅线隙结构及存储柱；去除基底，显露栅线隙结构的第一端部和存储柱的第二端部；存储柱包括：沟道层，及环绕沟道层的功能层；去除第一端部，形成从隔离层向堆叠结构下凹的第一凹陷，剩余栅线隙结构端部与隔离层接触；去除第二端部显露的功能层，形成从隔离层向堆叠结构下凹的第二凹陷，剩余存储柱端部与隔离层接触
三维存储器制造方法

[发明专利]牺牲栅去除方法及栅堆叠制作方法-CN201110051453.3无效
发明人：杨涛;殷华湘;徐秋霞;赵超;陈大鹏 -专利权人：中国科学院微电子研究所
申请日： 2011-03-03 - 公布日： 2012-09-05 - 主分类号： H01L21/8238 文献下载
摘要：本申请公开了一种牺牲栅去除方法及栅堆叠制作方法。根据本发明的牺牲栅去除方法，包括对牺牲栅进行各向同性湿法刻蚀，以去除牺牲栅。并且，去除牺牲栅之后，可以进一步填充栅导体，以形成替代栅堆叠。通过利用各向同性湿法刻蚀代替常规的各向异性干法刻蚀来去除牺牲栅，可以更有效地清除牺牲栅，并且可以避免对栅堆叠中其他部分造成损伤。
牺牲去除方法堆叠制作方法

[发明专利]非易失性存储器-CN201510147610.9有效
发明人：郑育明 -专利权人：物联记忆体科技股份有限公司;郑育明
申请日： 2015-03-31 - 公布日： 2019-06-11 - 主分类号： H01L27/11521 文献下载
摘要：存储单元具有堆叠结构、浮置栅极、穿隧介电层、抹除栅介电层、辅助栅介电层、第一掺杂区以及第二掺杂区。堆叠结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。浮置栅极设置于堆叠结构的第一侧的侧壁。抹除栅介电层设置于抹除栅极与浮置栅极之间。辅助栅介电层设置于辅助栅极与浮置栅极之间。第一掺杂区邻接浮置栅极、且第一掺杂区的一部分延伸至浮置栅极下方，第二掺杂区邻接堆叠结构的第二侧，第一侧与所述第二侧相对。本发明可以提高元件的积集度；以及低操作电压操作，增加半导体元件的可靠度。
非易失性存储器

[发明专利]非易失性存储器-CN201510217351.2有效
发明人：郑育明 -专利权人：物联记忆体科技股份有限公司;郑育明
申请日： 2015-04-30 - 公布日： 2019-08-06 - 主分类号： H01L27/11524 文献下载
摘要：存储单元具有堆叠结构、第一及第二浮置栅极、抹除栅介电层、辅助栅介电层、第一及第二掺杂区、第一及第二控制栅极。堆叠结构具有依序设置的栅介电层、辅助栅极、绝缘层以及抹除栅极。第一及第二浮置栅极分别设置在堆叠结构两侧的侧壁。抹除栅介电层设置在抹除栅极与第一及第二浮置栅极之间。辅助栅介电层设置在辅助栅极与第一及第二浮置栅极之间。第一及第二掺杂区分别设置在堆叠结构与第一及第二浮置栅极两侧。第一及第二控制栅极分别设置在第一及第二浮置栅极上。本发明可以低操作电压操作，进而增加半导体元件的可靠度。
非易失性存储器

[发明专利]半导体器件、制作方法及三维存储器-CN202111288779.8在审
发明人：吴林春;张丽媛;张坤;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2021-11-02 - 公布日： 2022-02-18 - 主分类号： H01L27/11582 文献下载
摘要：本发明提供了一种半导体器件、制作方法及三维存储器，半导体器件的制作方法包括：形成半导体结构，半导体结构包括衬底、位于衬底上包括交替堆叠的栅极层和绝缘层的堆叠结构、贯穿堆叠结构并延伸到衬底中的沟道结构以及贯穿堆叠结构并将堆叠结构分割为若干部分的栅线缝隙；在栅线缝隙内形成第一填充层；在第一填充层的至少部分内壁形成第二填充层；其中，第一填充层的材料包括氧化物，第二填充层的材料包括非晶硅，第一填充层和第二填充层构成栅线缝隙结构，通过在栅线缝隙中形成材料不同的第一填充层和第二填充层
半导体器件制作方法三维存储器

[发明专利]一种半导体器件的制造方法-CN201110121071.3有效
发明人：许高博;徐秋霞 -专利权人：中国科学院微电子研究所
申请日： 2011-05-11 - 公布日： 2012-11-14 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成栅堆叠，所述栅堆叠包括栅介质层和牺牲栅电极层，其中，所述栅介质层位于所述半导体衬底上，所述牺牲栅电极层位于所述栅介质层上；环绕所述栅堆叠形成侧墙；在所述栅堆叠两侧且嵌入所述半导体衬底形成源/漏区；在所述半导体衬底上形成SiO2层，在所述SiO2层上旋涂旋转涂布玻璃(SOG)，并进行平坦化至所述牺牲栅电极层露出；去除所述牺牲栅电极层以在所述侧墙内形成开口；在所述开口内形成替代栅电极。
一种半导体器件制造方法

[发明专利]三维存储元件及其制造方法-CN201710985976.2在审
发明人：刘福洲 -专利权人：萨摩亚商费洛储存科技股份有限公司
申请日： 2017-10-20 - 公布日： 2019-04-30 - 主分类号： H01L21/822 文献下载
摘要：三维存储元件包括多条底部控制栅极线、多条底部源极线、设置于多条底部源极线的堆叠结构体、多条设置于堆叠结构体上的位线以及多个贯穿堆叠结构体的柱状结构。堆叠结构体包括多层相互绝缘且位于不同阶层的堆叠层，每一堆叠层包括多条字线。每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一字线和相对应的柱状结构形成一记忆胞。每一柱状结构包括外圈铁电层、核心栅导电柱及位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线。据此，记忆胞的读写顺序可任意选择。
堆叠结构体控制栅极线底部源极柱状结构三维存储导电柱记忆胞铁电层位线电性连接环绕通道堆叠层一字线叠层读写多层字线绝缘制造交错阶层贯穿

[发明专利]存储系统、以及三维存储器及其制备方法-CN202210440314.8在审
发明人：刘云飞;赵祥辉 -专利权人：长江存储科技有限责任公司
申请日： 2022-04-25 - 公布日： 2022-07-29 - 主分类号： H01L27/1157 文献下载
摘要：根据本公开的三维存储器包括：堆叠结构，包括交替堆叠的绝缘层和栅极层，堆叠结构还包括台阶区，台阶区包括沿第一方向排布的多个分区，相邻的两个分区之间具有分界区，每个分区包括沿第二方向设置的多级台阶；在所述分界区内，相邻台阶的交界部位构成交界结构；第一方向与第二方向相互交叉，且分别与绝缘层和栅极层的堆叠方向垂直；以及栅线缝隙结构，栅线缝隙结构贯穿堆叠结构；其中部分栅线缝隙结构位于分界区、并贯穿至少一个交界结构。
存储系统以及三维存储器及其制备方法

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