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[发明专利]减少多端口SRAM存储器单元中的泄漏功率的方法和设备-CN201280047908.7有效
发明人：迈克尔·泰坦·潘;马尼什·加尔吉;戴维·保罗·霍夫 -专利权人：高通股份有限公司
申请日： 2012-09-30 - 公布日： 2017-05-03 - 主分类号： G11C11/413 文献下载
摘要：用于减少包括例如8T SRAM单元等存储器单元的存储器阵列中的泄漏电流和功率消耗的系统和方法。所述存储器阵列包含用于动态地使所述存储器阵列中的存储器单元群组在所述存储器单元群组的休眠模式或不活动状态期间处于减少功率状态以使得有效地消除泄漏部分的逻辑。所述存储器阵列进一步包含用于在对选定存储器单元的读取或写入存取操作期间动态地启用所述存储器单元的选定群组的逻辑，其中在相应读取或写入操作之前和之后对对应读取或写入位线进行预充电。
减少多端 sram 存储器单元中的泄漏功率方法设备

[发明专利]存储器子系统中的高速缓存读取上下文切换-CN202210430600.6在审
发明人： G·德利赛奥;A·斯卡莱塞;U·西奇利亚尼;C·曼加内利 -专利权人：美光科技公司
申请日： 2022-04-22 - 公布日： 2022-10-25 - 主分类号： G06F12/0802 文献下载
摘要：本公开涉及存储器子系统中的高速缓存读取上下文切换。存储器装置包含配置有多个存储器平面的存储器阵列以及以操作方式与所述存储器阵列耦合的控制逻辑。所述控制逻辑从请求方接收向所述存储器阵列请求第一数据并跨所述多个存储器平面分散的多个高速缓存读取命令，并从请求方接收高速缓存读取上下文切换命令和向所述存储器阵列的所述多个存储器平面中的一个请求第二数据的快照读取命令响应于接收到所述高速缓存读取上下文切换命令，所述控制逻辑暂停处理所述多个高速缓存读取命令，并处理所述快照读取命令以从所述存储器阵列读取所述第二数据并将所述第二数据返回到所述请求方。
存储器子系统中的高速缓存读取上下文切换

[发明专利]存储器装置及其操作方法-CN201810062067.6有效
发明人：李忠勳;刘献文 -专利权人：南亚科技股份有限公司
申请日： 2018-01-23 - 公布日： 2020-10-02 - 主分类号： G11C29/42 文献下载
摘要：本发明公开了一种存储器装置及其操作方法，存储器装置包含存储器阵列、错误更正码电路以及控制电路。存储器阵列包含多个存储器列，并用以储存多笔数据。控制电路用以将存储器装置进入省电模式以第一更新速率更新存储器阵列，用以在以第一更新速率更新存储器阵列的期间，控制错误更正码电路依据第一数据产生第一错误更正码，用以降低第一更新速率至第二更新速率，用以在以第二更新速率更新存储器阵列的期间借此，存储器装置可以使得耗电量降低并且提高数据的正确率。
存储器装置及其操作方法

[发明专利]电路结构及神经网络芯片-CN201810002562.8在审
发明人：王博;何虎;高滨;吴华强;钱鹤 -专利权人：清华大学
申请日： 2018-01-02 - 公布日： 2018-05-18 - 主分类号： G11C5/06 文献下载
摘要：该电路结构包括：存储器阵列，其中，所述存储器阵列包括多条字线、位线以及多个存储单元；以及处理电路，与所述存储器阵列层叠设置，且被配置为实现神经网络中的至少一个神经元，以及可存取所述存储器阵列中存储的权值数据
电路结构神经网络芯片

[发明专利]用于存储器阵列数据结构正数运算的设备、系统及方法-CN202010190596.1在审
发明人： V·S·拉梅什 -专利权人：美光科技公司
申请日： 2020-03-18 - 公布日： 2020-09-29 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及用于存储器阵列数据结构正数运算的设备、系统及方法。通用数字unum位串，例如正数位串操作数及表示使用所述正数位串操作数执行的算术运算及/或逻辑运算的结果的正数位串，可经存储在存储器阵列中。部署在存储器装置中的电路可存取所述存储器阵列以从所述存储器阵列检索所述unum位串操作数及/或使用所述unum位串操作数执行的所述算术运算及/或所述逻辑运算的所述结果。例如，可使用存储在所述存储器阵列中的第一unum位串及存储在所述存储器阵列中的第二unum位串执行算术运算及/或逻辑运算。所述算术运算及/或所述逻辑运算的所述结果可经存储在所述存储器阵列中且随后进行检索。
用于存储器阵列数据结构正数运算设备系统方法

[发明专利]存储控制设备、存储设备及存储控制方法-CN201580022404.3有效
发明人：寺田晴彦 -专利权人：索尼公司
申请日： 2015-04-10 - 公布日： 2020-03-31 - 主分类号： G06F12/00 文献下载
摘要：本发明的目的是当连续对相同地址进行读取和写入的时候，提高存储器区域的存取效率。存储器读取单元使存储在存储器阵列的指定地址的数据被从存储器阵列读取，作为读取数据，并且使数据被保持在读取数据保持单元。存储器写入单元基于存储器阵列的写入数据和读取数据，向存储器阵列的写入地址写入。控制单元执行控制，这样只有当写入地址和读取数据地址匹配的时候，存储器写入单元被操作。
存储控制设备方法

[发明专利]具有纠错的半导体存储器设备及操作其的方法-CN201710781368.X有效
发明人：柳睿信;朴钟旭;姜鈗亨 -专利权人：三星电子株式会社
申请日： 2017-09-01 - 公布日： 2023-03-28 - 主分类号： G11C29/42 文献下载
摘要：一种操作包括存储器单元阵列和纠错码(ECC)引擎的半导体存储器设备的方法，其中存储器单元阵列包括多个存储器单元，并且ECC引擎被配置为对存储器单元阵列的数据执行纠错操作，该方法可以包括将映射信息存储在非易失性储存器中，所述映射信息指示当第一单位的存储器单元包括超出ECC引擎的纠错能力的许多故障单元时，用来与故障单元的一部分交换的正常单元的物理地址。可以基于逻辑地址访问存储器单元的第一单位的存储器单元。该方法可以包括基于映射信息选择性地对存储器单元阵列执行存储器操作。
具有纠错半导体存储器设备操作方法

[发明专利]阵列的单元布局相同且周边电路对称的半导体存储器件-CN98102015.1无效
发明人：笠井直记 -专利权人：日本电气株式会社
申请日： 1998-05-28 - 公布日： 2002-12-18 - 主分类号： H01L27/10 文献下载
摘要：一种半导体动态随机存取存储器件包括排成两列的多个存储器单元阵列，而一列存储器单元阵列有存储器单元子阵列和围绕着存储器单元子阵列排列的读数放大器和子字线驱动器之类的周边电路；子阵列的存储器单元排列在第一图形(P)中，而邻近子阵列的周边电路则相对于与列的方向垂直的对称线相对称地排列，使得在不妨碍设计工作简便性的情况下增加了对准的余量。
阵列单元布局相同周边电路对称半导体存储器件

[发明专利]存储器装置及其操作方法-CN201510154201.1有效
发明人：张坤龙;陈耕晖;谢明志 -专利权人：旺宏电子股份有限公司
申请日： 2015-04-02 - 公布日： 2019-05-31 - 主分类号： G06F3/06 文献下载
摘要：本发明提供了一种存储器装置及其操作方法。该存储器装置包括一存储器阵列和一逻辑单元连接于存储器阵列上。存储器阵列包含有多个用来存储阵列数据的分页，以及多个额外阵列，分别对应这些分页，用来存储额外数据。在第一存取模式中，逻辑单元依序读出存储于这些分页中的阵列数据。在第二存取模式中，逻辑单元依序读出存储于这些分页中的阵列数据，以及存储于额外阵列中的额外数据。
存储器装置及其操作方法

[发明专利]具有非易失性存储器数据传输能力的集成电路存储器系统-CN200810092032.3无效
发明人：李承源;金起弘;金善券;李炳勋 -专利权人：三星电子株式会社
申请日： 2008-02-01 - 公布日： 2008-09-03 - 主分类号： G11C7/10 文献下载
摘要：本申请涉及一种具有非易失性存储器数据传输能力的集成电路存储器系统，该集成电路存储器系统包括其中具有随机存取存储器阵列、非易失性存储器阵列(例如，闪速存储器阵列)和数据传输电路的集成电路器件。存储器阵列和数据传输电路可以包括在共用的集成电路芯片中。随机存取存储器(RAM)阵列包括多个RAM单元列和第一组多条位线，所述第一组多条位线被电连接到所述多个RAM单元列。非易失性存储器阵列包括多个非易失性存储器单元列和第二组多条位线，所述第二组多条位线被电连接多个非易失性存储器单元列。数据传输电路被电连接到第一和第二组多条位线。
具有非易失性存储器数据传输能力集成电路存储器系统

[发明专利]在边缘存储器阵列垫处的感测放大器操作-CN202110987400.6在审
发明人：何源 -专利权人：美光科技公司
申请日： 2021-08-26 - 公布日： 2022-03-01 - 主分类号： G11C11/4091 文献下载
摘要：本申请案涉及在边缘存储器阵列垫处的感测放大器操作。存储器存储体具有定位在边缘存储器阵列垫中的感测放大器组，所述感测放大器组耦合到具有与耦合在内部存储器阵列垫之间的感测放大器组不同长度的数字线。在感测操作的主感测阶段期间，在第二时间激活定位在边缘存储器阵列垫中的第二感测放大器组之前，在第一时间激活定位在边缘存储器阵列垫与内部存储器阵列垫之间的第一感测放大器组。
边缘存储器阵列放大器操作

[发明专利]并行数据路径体系结构-CN200610094660.6有效
发明人： M·弗里伯恩 -专利权人：秦蒙达股份公司
申请日： 2006-06-22 - 公布日： 2006-12-27 - 主分类号： G11C11/4091 文献下载
摘要：一种存储器装置，包括：用于存储数据的存储器阵列；用于在读操作中作为该存储器装置的输出提供从该存储器阵列检索的数据的数据焊盘；并行读数据路径，各耦合于存储器阵列与数据焊盘之间，其中并行读数据路径包括可以以不同操作模式操作的同步数据路径和异步数据路径；以及模式选择器，用于选择并行读数据路径的其中之一以将从该存储器阵列检索的数据提供到该数据焊盘。
并行数据路径体系结构

[发明专利]具有用户定义的操作的半导体装置及相关联的方法及系统-CN202080059652.6在审
发明人： A·D·韦切斯 -专利权人：美光科技公司
申请日： 2020-07-31 - 公布日： 2022-04-12 - 主分类号： G06F11/10 文献下载
摘要：描述存储器装置、包含存储器装置的系统及操作存储器装置的方法，其中存储器装置可选择主机装置存取存储器阵列的选项，所述存储器阵列包含第一部分，其经配置以存储用户数据；及第二部分，经配置以基于启用还是停用所述存储器装置的ECC功能而存储不同数据，例如，当启用所述ECC功能时存储ECC数据，当停用所述ECC功能时存储额外用户数据、元数据或两者。所述主机装置可停用所述ECC功能并且将关于如何存取所述存储器阵列的输入传输到所述存储器装置。基于所述输入，所述存储器装置可选择所述主机装置存取所述存储器阵列的所述选项并且根据所述所选择选项与所述主机装置通信。
具有用户定义操作半导体装置相关方法系统

[发明专利]操作集成电路的方法和集成电路-CN202110795086.1在审
发明人：吕士濂 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-07-14 - 公布日： 2021-10-29 - 主分类号： G11C7/12 文献下载
摘要：提供了一种操作集成电路的方法，包括将数据写入第一存储器单元阵列中的每个存储器单元、给集成电路断电、给集成电路上电、响应于给集成电路上电，从第一存储器单元阵列中的每个存储器单元读取数据，以及响应于从第一存储器单元阵列中的每个存储器单元读取数据还提供了一种集成电路，包括第一存储器单元阵列。
操作集成电路方法

[发明专利]采用下降电压的存储器单元-CN200980119970.0有效
发明人： D·G·米坎;H·梅尔;T·W·休斯敦;M·P·克林顿 -专利权人：德克萨斯仪器股份有限公司
申请日： 2009-06-19 - 公布日： 2011-05-04 - 主分类号： G11C5/14 文献下载
摘要：本发明提供一种存储器阵列，该存储器阵列具有耦合到存储器阵列的读取字线和写入字线的存储器单元(40)，以及读取和写入存储器单元的外围电路。存储器单元包含存储元件(42)，以便存储在至少一个功能性操作期间以下降电压供电的存储器单元的逻辑状态，并且该存储器单元包含写入访问电路，该写入访问电路配置为响应写入字线上的写入信号，将存储元件连接到存储器阵列中的至少第一写入位线(44)，以便将逻辑状态写入存储器单元。该存储器单元进一步包含读取访问电路，该读取访问电路包括连接到存储元件的输入节点和连接到存储器阵列的读取位线的输出节点。读取访问电路被使能并且被配置为响应读取字线上的读取信号，读取存储元件的逻辑状态。下降电压是相对于与存储器单元的读取和/或写入有关的至少一个外围电路的外围操作电压下降的电压。
采用下降电压存储器单元