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[发明专利]一种三维存储芯片、存储器及电子设备-CN202210330327.X在审
发明人：李乾男;张衍芳 -专利权人：西安紫光国芯半导体有限公司
申请日： 2022-03-31 - 公布日： 2023-10-24 - 主分类号： G11C5/06 文献下载
摘要：本发明公开了一种三维存储芯片、存储器及电子设备，其中三维存储芯片包括：依次堆叠的多片存储阵列，每片存储阵列连接有用于处理数据的传输线；各片存储阵列的传输线在三维存储芯片内的长度相同，传输线包括命令线和与命令线对应的数据线；命令线用于传输命令，数据线用于传输命令对应的数据。通过上述设计保证对每片存储阵列中的数据进行读取的时候总延时均是相同的，相对于在控制器设置补偿逻辑或在存储阵列中通过门电路补偿而言，本发明能够保证数据读取时延迟的一致性。
一种三维存储芯片存储器电子设备

[发明专利]SRAM设备及其3D半导体集成电路-CN202310395342.7在审
发明人：唐昊莹;金兑衡;文大英;白尚叶;徐东旭 -专利权人：三星电子株式会社
申请日： 2023-04-13 - 公布日： 2023-10-20 - 主分类号： G11C5/06 文献下载
摘要：提供了一种三维(3D)半导体集成电路和静态随机存取存储器(SRAM)设备。三维(3D)半导体集成电路包括：第一管芯，包括电源电路；第二管芯，包括具有贯通硅通路(TSV)束区的SRAM；第三管芯，包括处理器；以及TSV，每个TSV提供在TSV束区上并从TSV束区延伸到第三管芯。该SRAM设备包括：具有存储体的存储体阵列，每个存储体包括子比特单元阵列和在子比特单元阵列之间布置成十字(+)形的局部外围电路区；以及全局外围电路区，包括在第一方向上延伸的尾部外围电路区和在第二方向上延伸的头部外围电路区，尾部外围电路区和头部外围电路区布置成“T”形。
sram 设备及其半导体集成电路

[发明专利]半导体存储器装置中的电力供应布线-CN201880053452.2有效
发明人：西崎护 -专利权人：美光科技公司
申请日： 2018-08-08 - 公布日： 2023-10-20 - 主分类号： G11C5/06 文献下载
摘要：本发明大体上涉及半导体装置中的电力供应布线的领域。在一个实施例中，揭示一种半导体装置，其包含：最上部金属层，其包含电力供应增强布线；电力供应布线，其通过所述最上部金属层与所述最上部金属层下方的金属层之间的通孔耦合到所述电力供应增强布线；以及至少一个存储器装置组件，其经安置为与在所述最上部金属层和所述最上部金属层下方的所述金属层之间的所述通孔竖直对准。
半导体存储器装置中的电力供应布线

[发明专利]半导体存储装置-CN202211696276.9在审
发明人：小迫宽明 -专利权人：铠侠股份有限公司
申请日： 2022-12-28 - 公布日： 2023-10-17 - 主分类号： G11C5/06 文献下载
摘要：实施方式提供一种适宜地动作的半导体存储装置。实施方式的半导体存储装置具备沿第一方向(Z)排列的多条字线(WL)、相对于多条字线设置于第一方向的一侧的位线、设置于多条字线和位线之间且沿第一方向排列的多条选择栅极线(SGD1、SGD2、SGD3)和与多条字线及多条选择栅极线对置的半导体层(120)。多条选择栅极线包含第一选择栅极线(SGD3)和第二选择栅极线(SGD1)。第一选择栅极线设置于多条选择栅极线中的最靠近多条字线的位置，在第一方向上具有第一长度(LZSGD3)。第二选择栅极线设置于第一选择栅极线和位线之间，在第一方向上具有第二长度(LZSGD1)。第一长度小于第二长度。
半导体存储装置

[发明专利]存储器电路及其操作方法-CN202310541304.8在审
发明人：余华鑫;谢豪泰;李政宏;廖宏仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-15 - 公布日： 2023-10-13 - 主分类号： G11C5/06 文献下载
摘要：本发明的实施例提供了一种存储器电路包括：第一位线和第二位线，耦合至一组存储器单元；局部输入输出电路，包括第一数据线和第二数据线；第一控制电路，被配置为生成第一感测放大器信号和第二感测放大器信号；第二控制电路，被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号；开关电路，被配置为在写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在读取操作期间，将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离；以及第一锁存器，在读取操作期间被配置为感测放大器，并且在写入操作期间被配置为写入锁存器。本发明的实施例还提供了一种操作存储器电路的方法。
存储器电路及其操作方法

[发明专利]半导体器件及电子设备-CN202311138443.2在审
发明人：王祥升;李庚霏;戴瑾;刘铭旭;王桂磊;赵超 -专利权人：北京超弦存储器研究院
申请日： 2023-09-05 - 公布日： 2023-10-10 - 主分类号： G11C5/06 文献下载
摘要：本申请实施例提供了一种半导体器件及电子设备。该半导体器件包括：衬底以及设置在衬底一侧的存储部、走线部和外围电路部，在垂直于衬底的方向上，存储部、走线部和外围电路部的位置不同；存储部包括至少两个子存储阵列，至少两个子存储阵列沿平行于衬底的第一方向依次排布；子存储阵列包括至少一个存储单元，存储单元包括晶体管；走线部包括至少一个共享字线；至少两个子存储阵列中，位于不同子存储阵列的存储单元的晶体管的栅极与同一共享字线电连接，共享字线与外围电路部连接。本申请实施例通过共享字线方式，可以大幅减少走线和降低外围电路面积，不占用多余面积，提高器件密度和集成度。
半导体器件电子设备

[发明专利]存储器元件-CN202210314426.9在审
发明人：陈士弘;洪俊雄 -专利权人：旺宏电子股份有限公司
申请日： 2022-03-28 - 公布日： 2023-10-10 - 主分类号： G11C5/06 文献下载
摘要：本发明提供一种存储器元件，该存储器元件包含一存储器结构、一控制器芯片，以及一处理器芯片。存储器结构包含第一存储器芯片，以及多个第二存储器芯片所形成的一叠层，其中第二存储器芯片的每一者的存储器密度高于第一存储器芯片的存储器密度。控制器芯片电性连接至第一存储器芯片以及第二存储器芯片。处理器芯片电性连接至控制器芯片。
存储器元件

[发明专利]半导体器件-CN201910035371.6有效
发明人：徐在焕;池性洙 -专利权人：爱思开海力士有限公司
申请日： 2019-01-15 - 公布日： 2023-10-10 - 主分类号： G11C5/06 文献下载
摘要：本发明公开了一种半导体器件。所述半导体器件包括：第一单元阵列和第二单元阵列；第一主字线，其被设置在所述第一单元阵列之上；第二主字线，其被设置在所述第二单元阵列之上；以及行解码器块，其被设置在所述第一单元阵列与所述第二单元阵列之间，并且被配置为包括公共信号线，所述公共信号线共同耦接到所述第一主字线和所述第二主字线以使得主字线控制信号被同时提供给所述第一主字线和所述第二主字线。
半导体器件

[发明专利]存储器元件-CN202210382977.9在审
发明人：陈士弘 -专利权人：旺宏电子股份有限公司
申请日： 2022-04-12 - 公布日： 2023-10-03 - 主分类号： G11C5/06 文献下载
摘要：本公开提供了一种存储器元件，包括：存储器载板、多个存储器阵列区域、多个逻辑芯片，以及多个内连接线。存储器阵列区域位于该存储器载板内，其中存储器阵列区域包括至少一NAND架构的存储器。逻辑芯片配置在存储器载板上。内连接线将逻辑芯片彼此电性连接，且将逻辑芯片电性连接至存储器阵列区域。
存储器元件

[发明专利]半导体装置和数据处理系统-CN201910590046.6有效
发明人：金明瑞;李承容;朱英杓 -专利权人：爱思开海力士有限公司
申请日： 2019-07-02 - 公布日： 2023-10-03 - 主分类号： G11C5/06 文献下载
摘要：本文公开了半导体装置和数据处理系统。一种半导体装置可以包括：焊盘单元，包括多个焊盘；存储器单元阵列，通过输入/输出信号线耦合到所述焊盘单元；以及焊盘配置控制电路，被配置为通过将所述多个焊盘分成多个组并且将所述多个组分别设置为不同模式来改变所述焊盘单元的焊盘配置。
半导体装置数据处理系统

[发明专利]半导体存储器装置-CN201811524703.9有效
发明人：金东赫;吴星来;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-12-13 - 公布日： 2023-09-26 - 主分类号： G11C5/06 文献下载
摘要：一种半导体存储器装置，该半导体存储器装置包括：多条位线，其电联接到存储器单元阵列，并且在第一方向上延伸；多个位线触点焊盘，其形成在基板上方的第一平面上，并且分别通过位线触点联接到多条位线；以及多个第一触点焊盘，其形成在第一平面上，分别通过再分配线联接到多个位线触点焊盘，并且通过第一触点电联接到设置在基板上的页缓冲器电路，其中，在与第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘在第一方向上设置成一行。
半导体存储器装置

[发明专利]一种存储器、数据销毁方法和电子设备-CN202210253442.1在审
发明人：宋志棠;李喜;何璐昌;唐文涛;赵俊峰;罗时江;谢雨农 -专利权人：华为技术有限公司;中国科学院上海微系统与信息技术研究所
申请日： 2022-03-15 - 公布日： 2023-09-22 - 主分类号： G11C5/06 文献下载
摘要：本申请提供了一种存储器、数据销毁方法和电子设备。所述存储器中有多个存储单元，每个存储单元是由两个电极和开关层构成。开关层是由Te、Se等单质、硫系化合物等材料中的至少一种组成。两个电极叠加在开关层上，让两个电极分别与开关层之间呈现出肖特基势垒特性。当两个电极通入电压，且电压超过势垒高度的电压时，两个电极之间的通路导通。当两个电极停止通入电压时，由于开关层的材料具有弛豫效应，使得两个电极之间的电压逐渐降低，在两个电极之间的电压降低到低于势垒高度的电压时，两个电极之间的通路断开。如果存储单元储存数据后，随着时间的推移，过了弛豫时间后，存储单元中存储的数据消除，实现存储单元中存储的数据自动销毁的效果。
一种存储器数据销毁方法电子设备

[发明专利]存储器布线结构及其布线方法-CN202210615645.0在审
发明人：请求不公布姓名 -专利权人：提米芯创（上海）科技有限公司
申请日： 2022-06-01 - 公布日： 2023-09-08 - 主分类号： G11C5/06 文献下载
摘要：本申请提供了一种存储器布线结构及其布线方法。所述存储器布线结构包括：相邻的第一信号线路与第二信号线路，所述第一信号线路接收第一信号，所述第二信号线路接收第二信号；布线选择器，响应于使能信号，控制所述第二信号输入所述第一信号线路以对所述第一信号线路进行补偿，并控制所述第一信号输入所述第二信号线路以对所述第二信号线路进行补偿，从而改善所述第一信号线路与所述第二信号线路之间的动态耦合。本申请避免了相邻的信号线路之间由于信号耦合造成的输出信号失真，避免了存储器在存储或读取时的数据错误，在不增加掩膜层的基础上减少耦合效应，且满足小芯片尺寸和低制造成本。
存储器布线结构及其方法

[发明专利]具有数据总线的半导体分层装置-CN201780047945.0有效
发明人：近藤力;堂野千秋 -专利权人：美光科技公司
申请日： 2017-07-14 - 公布日： 2023-09-05 - 主分类号： G11C5/06 文献下载
摘要：本发明描述半导体芯片之间的数据通信的设备及方法。实例设备包含：第一半导体芯片及第二半导体芯片，其经由提供于所述第一半导体芯片及所述第二半导体芯片中的一者中的穿衬底通孔TSV与彼此堆叠。所述第一半导体芯片及第二半导体芯片通过使用已使用DBI算法编码的数据总线反转数据与彼此通信。
具有数据总线半导体分层装置

[发明专利]存储器装置中的信号产生电路系统布局-CN202310160976.4在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2023-02-21 - 公布日： 2023-08-25 - 主分类号： G11C5/06 文献下载
摘要：本申请案涉及存储器装置中的信号产生电路系统布局。存储器装置可包含相对于衬底定位于存储器裸片的多个层级中的信号产生电路系统。举例来说，用于产生存取信号的一组第一晶体管可定位于存储器裸片的第一层级上，且用于产生所述存取信号的一组第二晶体管可定位于所述存储器裸片的第二层级上。所述一组第一晶体管及所述一组第二晶体管的形成可涉及与在相应层级上形成其它晶体管共同的处理操作，所述其它晶体管例如单元选择晶体管、层面选择晶体管、分流晶体管及所述相应层级的其它晶体管。
存储器装置中的信号产生电路系统布局

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