专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体器件-CN202310219838.9在审
  • 朴桐湜;申树浩;白哲昊 - 三星电子株式会社
  • 2023-03-08 - 2023-10-17 - H01L27/105
  • 公开了半导体器件。所述半导体器件可包括:基底,包括单元阵列区域;数据存储结构,设置在基底的单元阵列区域上,数据存储结构包括底部电极、在底部电极上的顶部电极、以及在底部电极与顶部电极之间的介电层;阻挡层,设置在顶部电极的顶表面上;下部层间绝缘层,设置在阻挡层上;以及下部接触件,穿透下部层间绝缘层并电连接到顶部电极。下部接触件的侧表面的至少一部分接触阻挡层。
  • 半导体器件
  • [发明专利]一种存储单元、制备方法、存储器及电子设备-CN202280003615.2在审
  • 韩秋华;宋伟基;许俊豪 - 华为技术有限公司
  • 2022-02-07 - 2023-10-17 - H01L27/10
  • 一种存储单元、制备方法、存储器及电子设备,用以降低存储单元的制备难度。其中,存储单元包括孔、环绕孔的堆叠结构、设置于孔内的第二金属层、设置于孔内且环绕第二金属层的隔离层、以及至少部分环绕隔离层的存储膜层,堆叠结构中包括交替堆叠的至少一层介质层和至少一层第一金属层,且每层第一金属层沿着孔的孔径的方向相对于相邻的介质层凹陷,存储膜层相背于隔离层的一侧接触堆叠结构中的第一金属层。通过使存储膜层至少填充在第一金属层相对于相邻的介质层的凹陷内,在底部刻蚀存储膜层的过程中,即使孔是倾斜的,也能由于凹陷的存在而保护位于凹陷内的存储膜层,该结构不需要刻蚀形成严格意义上的垂直孔,因此可降低存储单元的制备难度。
  • 一种存储单元制备方法存储器电子设备
  • [发明专利]设备以及相关联方法-CN201710015465.8有效
  • 巴里·怀恩;马克·安杰伊·加赫达 - 安世有限公司
  • 2017-01-10 - 2023-07-04 - H01L27/105
  • 本发明揭示一种半导体布置,该半导体布置包括:常开晶体管,该常开晶体管具有第一和第二主端以及控制端;常关晶体管,该常关晶体管具有第一和第二主端以及控制端,该晶体管通过该常开晶体管的该主端中的一个主端与该常关晶体管的该主端中的一个主端之间的连接而连接在共源共栅布置中;电流源布置,该电流源布置连接到该连接上的节点并且被配置成通过提供预定电流而提供用于控制在该常开和常关晶体管的所述节点处的电压,其中该半导体布置包括:III‑V半导体类型的第一半导体管芯,该第一半导体管芯具有形成于其中的该常开晶体管;以及第二半导体管芯,该第二半导体管芯具有形成于其中的该常关晶体管,该电流源布置形成于该第一和/或第二半导体管芯中。
  • 设备以及相关方法
  • [发明专利]集成级联器件及其制备方法-CN201811368406.X有效
  • 刘东庆 - 比亚迪半导体股份有限公司
  • 2018-11-16 - 2023-05-16 - H01L27/105
  • 本发明提供了包括SiC JFET和Si MOSFET的集成级联器件及其制备方法。包括SiC JFET和Si MOSFET的集成级联器件包括:第一外延层包括基底和设置在基底的上表面的中间部分的凸台;第二外延层设置在所述基底的上方,且位于凸台左右方向上相对的两侧;隔离氧化层设置在第一外延层和第二外延层之间;其中,Si MOSFET漏极区和Si MOSFET源极区均从第二外延层的上表面向第二外延层中延伸,SiC JFET栅极区和SiC JFET源极区均从凸台的上表面向第一外延层中延伸。工艺比较容易实现,可实施性强,且连接性好,即使出现断路等问题,在生产过程中也比较容易发现和检修。
  • 集成级联器件及其制备方法
  • [发明专利]集成电路及其制造方法以及使用了该集成电路的无线通信装置-CN201880071069.X有效
  • 清水浩二;村濑清一郎 - 东丽株式会社
  • 2018-10-25 - 2023-05-12 - H01L27/10
  • 本发明的目的在于通过简便的工艺提供优异的集成电路。本发明是一种集成电路,至少具有:存储阵列,其存储数据;整流电路,其对交流电流进行整流而生成直流电压;逻辑电路,其读出上述存储阵列所存储的数据,上述存储阵列具有第一半导体元件,该第一半导体元件具有第一半导体层,上述整流电路具有第二半导体元件,该第二半导体元件具有第二半导体层,上述逻辑电路具有第三半导体元件,该第三半导体元件具有第三半导体层,上述第一半导体元件是存储元件,上述第二半导体元件是整流元件,上述第三半导体元件是逻辑元件,上述第二半导体层是具有整流作用的功能层,上述第三半导体层是逻辑元件的沟道层,上述第一半导体层、上述第二半导体层和上述第三半导体层全部由同一材料形成,上述具有整流作用的功能层和上述沟道层全部由同一材料形成,该同一材料包含选自有机半导体、碳纳米管、石墨烯、富勒烯中的至少一种。
  • 集成电路及其制造方法以及使用无线通信装置
  • [发明专利]存储装置-CN201780055728.6有效
  • 伊东干彦;小柳胜;中谷真史;奥野晋也;长坂繁辉;吉原正浩;梅泽明;筑山慧至;河崎一茂 - 铠侠股份有限公司
  • 2017-03-23 - 2023-05-12 - H01L27/10
  • 实施方式的存储装置包含:第1存储芯片,包含第1电路、第1及第2端子;第2存储芯片,包含第2电路及第3端子;及接口芯片,包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方,所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路,所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子,所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路,所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上,所述第3端部不与所述第4端部重叠,所述第3端部与所述第6端部重叠。
  • 存储装置
  • [发明专利]光电记忆器件、光电记忆读出器件及相机模组-CN201880041801.9有效
  • 李百奎;唐曦 - 深圳大学
  • 2018-04-10 - 2023-04-11 - H01L27/10
  • 一种光电记忆器件(100),包括光电二极管(10)及横向整流器(20);该光电二极管(10)包括半导体异质结(11)、第一阳极(12)及第一阴极(13),该半导体异质结(11)包括具有第一带隙的沟道层(111)、具有第二带隙的阻拦层(112)及形成于该沟道层(111)与该阻拦层(112)之间的二维电子气(113),阻拦层(112)在沟道层(111)上形成,第一阳极(12)在阻拦层(112)上形成,第一阴极(13)在沟道层(111)上形成且位于沟道层(111)的一侧,第一阴极(13)的内侧与二维电子气(113)及阻拦层(112)连接;横向整流器(20)包括第二阳极(14)及第二阴极(15),第二阴极(15)在沟道层(111)上形成且位于与第一阴极(13)相对的一侧,第二阴极(15)的内侧与阻拦层(112)连接,该第二阳极(14)分别形成于该第一阳极(12)的一端、该第二阴极(15)以及该第一阳极(12)的该端与该第二阴极(15)之间的阻拦层(112)上;第一带隙小于第二带隙。该方案可记忆光照行为。
  • 光电记忆器件读出相机模组
  • [发明专利]半导体器件及其制造方法-CN202110047836.7有效
  • 刘志拯 - 长鑫存储技术有限公司
  • 2021-01-14 - 2023-04-07 - H01L27/10
  • 本发明提供一种半导体器件及其制造方法,半导体器件包括:半导体衬底,所述半导体衬底内具有浅沟槽及所述浅沟槽限定的有源区,在沿预设方向上,所述浅沟槽具有交替排布的第一区域及第二区域,所述第一区域的宽度大于所述第二区域的宽度;浅沟槽隔离结构,填充在所述浅沟槽内,在所述第一区域,所述浅沟槽隔离结构至少包括依次设置的第一填充层及第二填充层,其中,所述第二填充层为低K介质层,在所述第二区域,所述浅沟槽隔离结构至少包括所述第一填充层。本发明优点是,利用第二填充层(低K介质材料)的隔离作用而阻挡电子的流通,从而避免了寄生电容的产生,从而避免了漏电流的产生,大大提高了半导体器件的电学性能,提高半导体器件的良率。
  • 半导体器件及其制造方法
  • [发明专利]单晶半导体结构的裸片上形成-CN202210925717.1在审
  • J·B·赫尔;A·A·卡恩德卡尔;刘鸿威;S·查杰德 - 美光科技公司
  • 2022-08-03 - 2023-04-04 - H01L27/105
  • 本申请涉及单晶半导体结构的裸片上形成。在一些实例中,半导体材料层可沉积在存储器单元的一或多个叠组上方并且被划分成一组贴片。可基于几乎或部分地熔化所述半导体材料而形成每个贴片的相应结晶布置,使得成核位点保持在所述半导体材料中,相应结晶布置可从所述成核位点生长。晶体管的沟道部分可至少部分地通过掺杂所述半导体材料的所述结晶布置的区来形成。因此,所述存储器单元的操作可由下部电路系统(例如,至少部分地由结晶半导体衬底的掺杂部分形成)和上部电路系统(例如,至少部分地由半导体的沉积在所述存储器单元上方并且以原位结晶布置形成的掺杂部分形成)支持。
  • 半导体结构裸片上形成
  • [发明专利]半导体结构和半导体结构的制备方法-CN202110996603.1在审
  • 沈宇桐 - 长鑫存储技术有限公司
  • 2021-08-27 - 2023-03-24 - H01L27/105
  • 本申请实施例涉及半导体领域,提供一种半导体结构及其制备方法,其中,半导体结构包括:衬底,衬底包括核心区以及外围区,且核心区的衬底内具有第一栅极,核心区的第一栅极相对两侧的衬底内具有第一掺杂区,衬底暴露出第一掺杂区的顶面,第一掺杂区的顶面具有介质层;外围区的衬底上具有第二栅极,外围区的第二栅极相对两侧的衬底内具有第二掺杂区;第一导电柱,所述第一导电柱位于所述第一掺杂区内,且凸出于所述衬底表面;第二导电柱,第二导电柱位于第二掺杂区内,且凸出于衬底表面,且第二导电柱位于第二掺杂区内的深度小于第一导电柱位于第一掺杂区内的深度,可以解决现有半导体结构结深变浅,接触通孔过深导致的衬底漏电过大的问题。
  • 半导体结构制备方法

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