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[发明专利]确定整个图案形成装置或衬底上的标记布局-CN201980076671.7在审
发明人： P·斯马尔;I·M·索科尔;G·萨尔马 -专利权人： ASML荷兰有限公司
申请日： 2019-10-21 - 公布日： 2021-07-23 - 主分类号： G03F7/20 文献下载
摘要：一种用于确定整个图案形成装置或衬底上的标记位置的布局的方法，该方法包括：a)获取(502)被配置为对与在一个或多个标记位置处的图案形成装置或衬底上执行的测量相关联的数据进行建模的模型；b)获取(504)包括初始标记位置的初始标记布局(506)；c)通过去除一个或多个标记位置来减小(508)初始标记布局以获取多个减少的标记布局(510)，每个减少的标记布局是通过从初始标记布局中去除不同标记位置而获取的；d)针对上述多个减少的标记布局中的每个减少的标记布局确定(512)与模型的使用相关联的模型不确定性度量；以及e)基于其相关联的模型不确定性度量来选择(514)一个或多个减少的标记布局(516)。
确定整个图案形成装置衬底标记布局

[发明专利]制造掩模的方法以及制造半导体器件的方法-CN202110724790.8在审
发明人：安兴培;朴商五;梁承薰 -专利权人：三星电子株式会社
申请日： 2021-06-29 - 公布日： 2022-02-18 - 主分类号： G03F1/36 文献下载
摘要：一种制造掩模的方法可以包括：识别形成在基板上的最终图案中的误差图案；基于该误差图案校正第一目标图案；基于校正后的第一目标图案将第一掩模布局分割为多个第一段；以及通过偏移所述多个段当中的对应于第一最终目标的多个第一目标段来校正第一掩模布局第一掩模布局可以包括第一延伸图案、设置为Z字形的最终目标以及对应于误差图案的第一最终目标，所述多个第一段中的每个可以对应于最终目标中的一个。
制造方法以及半导体器件

[发明专利]集成电路、以及用于设计集成电路的计算系统和方法-CN201711320090.2有效
发明人：元孝植;张铭洙;朴炫洙;曹多演 -专利权人：三星电子株式会社
申请日： 2017-12-12 - 公布日： 2023-08-08 - 主分类号： G06F30/39 文献下载
摘要：IC的布局通过执行无色布线来被生成，在三重图案化光刻(TPL)层中的第一图案至第三图案通过该无色布线被布置在所放置的标准单元上。该布置基于空间约束。所生成的布局被存储到计算机可读存储介质。空间约束定义第一图案至第三图案之间的最小空间。颜色违规在第一图案至第三图案之间不会发生。基于布局生成第一掩模、第二掩模和第三掩模。通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。
集成电路以及用于设计计算系统方法

[发明专利]掩膜布局的测量方法-CN200710039424.9无效
发明人：陆梅君;梁强 -专利权人：上海宏力半导体制造有限公司
申请日： 2007-04-12 - 公布日： 2008-10-15 - 主分类号： G03F7/20 文献下载
摘要：本发明提供一种掩膜布局的测量方法，其先置将一掩膜置放于检测机台上，并针对此掩膜上多个图案、与图案之间所夹设的间隙区域进行检测，最后根据所获得的图案、间隙区域的测量结果以判定掩膜是否为成品、废品或是需要再次加工的返工品因此，本发明所提供的掩膜布局的测量方法可同时检测经由曝光工艺所形成的图案外，亦同时对于此些图案之间的相对位置进行检测，可确保掩膜中整体布局图案的正确性，以提升掩膜的质量并可提供充足的信息以做为工艺调整参考
布局测量方法

[发明专利]使用间隔物和自对准辅助图案的多重图案化光刻-CN201110186703.4无效
发明人：李小阳;D·-F·S·苏 -专利权人： ASML荷兰有限公司
申请日： 2011-06-28 - 公布日： 2011-12-28 - 主分类号： G03F7/00 文献下载
摘要：本发明公开了使用间隔物和自对准辅助图案的多重图案化光刻。本发明涉及光刻设备和工艺，更具体地，涉及用于印刷超越光刻设备的分辨率极限的目标图案的多重图案化光刻。自对准辅助图案(SAP)是基于一些预定的设计规则使用几何布尔运算以自动的方式由原始设计布局导出，并且被包含在掩模布局中，用于在多重图案化光刻过程期间有效地自对准目标图案的不同子布局。使用间隔物和SAP的端部对端部的多重图案化光刻可以使用正性光刻和/或负性光刻，用于线和/或间隔印刷。
使用间隔对准辅助图案多重光刻

[发明专利]产生光掩模图案的方法及系统-CN201911001492.5在审
发明人：胡彦同;陈冠吉;吴亚轩;林轩立;黄志仲;蔡启铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-21 - 公布日： 2020-05-08 - 主分类号： G03F1/76 文献下载
摘要：本发明实施例提供一种产生光掩模图案的方法及系统。所述系统获得设计布局图像，且基于热点检测模型产生对应于所述设计布局图像的热点图像。所述系统基于所述热点图像产生两个光掩模图案。所述至少两个光掩模图案经转印到半导体衬底上。
生光图案方法系统

[发明专利]多次曝光图案分解系统和方法-CN200910003754.1有效
发明人：朱迪·赫卡贝;方伟平;康春辛;周时英 -专利权人：凯登斯设计系统有限公司
申请日： 2009-02-01 - 公布日： 2009-09-02 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及多次曝光图案分解系统和方法，具体涉及一种用于识别不满足制造限制的设计布局中的图案的错误标记的方法和系统。一些实施例从错误标记区域扩展区域，以提取用于分解分析的图案。一些实施例将已提取的图案与库中存储的已知图案进行比较，库中还为各个已知的图案存储了至少一种预先计算的分解解决方案。对于库中存在的已提取图案，一些实施例从库中检索预先计算的分解解决方案。对于库中不存在的已提取图案，一些实施例使用一种或多种模拟来确定已提取图案的分解解决方案。所得到的分解解决方案取代设计布局中的已提取图案，产生包含此图案的已分解解决方案的初始布局的变形。
多次曝光图案分解系统方法

[发明专利]具有改进的输出均匀性的LED照明装置-CN201210592885.X有效
发明人：叶伟毓;柯佩雯 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-12-31 - 公布日： 2013-08-14 - 主分类号： F21S2/00 文献下载
摘要：照明装置包括衬底和根据预定布局图案设置在衬底之上的多个LED模块。布局图案包括具有横向上邻近第一水平对准的LED模块和第二水平对准的LED模块定位的垂直对准的LED模块的行。布局图案还包括具有横向上邻近第一垂直对准的LED模块和第二垂直对准的LED模块定位的水平对准的LED模块的列。布局图案进一步包括横向上相互邻近的水平对准的LED模块的行。每个LED模块还包括提供不对称光图案的次级光学组件。多个LED模块在扩散器上提供线性光分布或平面光分布。本发明还提供了一种具有改进的输出均匀性的LED照明装置。
具有改进输出均匀 led 照明装置

[发明专利]用于无布局套刻控制的方法及系统-CN201710084211.1有效
发明人：李永尧;谢逸平 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-02-16 - 公布日： 2019-01-08 - 主分类号： G03F7/20 文献下载
摘要：本发明的实施例提供了一种用于无布局套刻控制的方法。在一些实施例中，使用掩模来图案化覆盖工件的目标层。图案化形成了根据第一曝光场布局布置的多个曝光场。测量曝光场相对于工件的对准以产生位移矢量。使用位移矢量和参考场布局来训练场间模型和场内模型。转变该场内模型以用于第二曝光场布局，其中，第二曝光场布局不同于第一曝光场布局。基于训练的场间模型和转变的场内模型产生套刻校正。
用于布局控制方法系统

[发明专利]使用基于机器学习的编码对电子电路布局中的图案进行分类-CN202080052409.1在审
发明人： T·C·塞西尔 -专利权人：美商新思科技有限公司
申请日： 2020-05-18 - 公布日： 2022-03-01 - 主分类号： G09G5/00 文献下载
摘要：系统执行分布式或并行式图案提取和聚类，以对大型电子电路布局进行图案分类。系统利用布局表示来标识电路图案。系统使用基于神经网络的自动编码器对电路图案进行编码，以生成可以被高效地存储的编码电路图案。系统基于高的相似度将编码电路图案聚类为任意数目的簇。电路图案的簇可以用于训练和评估基于机器学习的模型。
使用基于机器学习编码电子电路布局中的图案进行分类

[发明专利]分工式电路布局图文字面处理方法及系统-CN200610126507.7有效
发明人：谢祥毅 -专利权人：英业达股份有限公司
申请日： 2006-08-22 - 公布日： 2008-02-27 - 主分类号： G06F17/50 文献下载
摘要：一种分工式电路布局图文字面处理方法及系统，其可应用于一计算机平台，用以对一计算机辅助电路布局设计软件所绘制出的电路布局图提供一文字面处理功能；且其特点在于可让电路布局图中的文字面数据的定义和变更与其所属的电路图案的变更分开来各自独立进行，使得文字面数据的变更不会如背景技术般地须牵连到电路图案的变更。此特点可让电路布局图的设计工作更为省时省力而有效率。
分工电路布局图文字面处理方法系统

[发明专利]用于评估集成电路中的图案的计算系统及方法-CN201710523525.7在审
发明人：金宗沅;申在弼;金兑宪;金龙铉;金泰铉;朴琎圭 -专利权人：三星电子株式会社
申请日： 2017-06-30 - 公布日： 2018-04-17 - 主分类号： G06F17/50 文献下载
摘要：一种用于评估集成电路中的图案的计算系统及方法。可评估集成电路中的图案，且可基于所述评估制作半导体装置。所述评估可包括从基于对集成电路进行检验而产生的输入布局数据提取与为相同形状的各设计图案对应的第一图案，并对各所述第一图案进行叠加；基于所述叠加的第一图案，产生所述第一图案的分布数据；基于评估条件及所述分布数据，确定设计图案的评估轮廓；以及通过以各自具有所述评估轮廓的第二图案取代第一图案，产生输出布局数据。可基于所述输出布局数据检测所述集成电路中的弱点。所述制作可包括基于确定出集成电路包括少于临界数量的及/或临界浓度的弱点，将所述集成电路选择性地纳入半导体装置中。
用于评估集成电路中的图案计算系统方法

[发明专利]基于衍射标记分析的对设计布局中的优化图案的选择-CN201010529705.4有效
发明人：刘华玉;陈洛祁;陈红;李志潘 -专利权人： ASML荷兰有限公司
申请日： 2010-10-28 - 公布日： 2011-05-11 - 主分类号： G03F7/20 文献下载
摘要：本发明是基于衍射标记分析的设计布局中优化图案的选择。本发明大体上涉及基于衍射标记分析选择最优的图案，更具体地，涉及使用最优的图案用于光刻成像的掩模优化。对来自设计布局的初始的较大组的目标图案的多个目标图案的每一个产生相应的衍射图。从多个衍射图中识别衍射标记。多个目标图案被分成多个衍射标记类，在特定的衍射标记类中的目标图案具有类似的衍射标记。选择子组目标图案以覆盖所有可能的衍射标记类，使得子组目标图案表示用于光刻过程的设计布局的至少一部分。多个目标图案的分类步骤可以通过基于类似的衍射标记的预定规则进行控制。
基于衍射标记分析设计布局中的优化图案选择

[发明专利]半导体封装载板及其制造方法-CN202210988062.2在审
发明人：许凯翔 -专利权人：恒劲科技股份有限公司
申请日： 2022-08-17 - 公布日： 2023-03-03 - 主分类号： H01L23/498 文献下载
摘要：本发明公开一种半导体封装载板及其制法包括至少一导电柱层以及至少一图案化线路层。导电柱层包括多个导电柱，以及包覆导电柱的一第一绝缘材。图案化线路层包括一图案化线路布局与包覆图案化线路布局的一第二绝缘材。图案化线路布局立设于导电柱的第一端面与第一绝缘材的第一表面上。图案化线路布局与导电柱搭接处的线宽等于或小于导电柱的柱宽。
半导体装载及其制造方法

[发明专利]确定图案的像差灵敏度的方法-CN202080062062.9在审
发明人：刘晶晶;徐端孚;彭星月 -专利权人： ASML荷兰有限公司
申请日： 2020-08-21 - 公布日： 2022-04-12 - 主分类号： G03F7/20 文献下载
摘要：本文描述一种用于基于与图案形成设备相关联的像差灵敏度来确定过程窗口限制图案(PWLP)的方法(300)。所述方法包括：P(301)获得(i)与所述图案形成设备的像差波前相关联的第一核集合(301)和第二核集合(302)，和(ii)待经由所述图案形成设备而被印制于衬底上的设计布局(303)；和经由使用所述设计布局、所述第一核集合、和所述第二核集合的过程模拟，确定P(303)与所述像差波前相关联的像差灵敏度映射，所述像差灵敏度映射指示所述设计布局的一个或更多个部分对于单独像差以及在不同像差之间的交互作用的灵敏程度；以及基于所述像差灵敏度映射，确定P(305)与相较于所述设计布局的其它部分具有相对高灵敏度的所述设计布局相关联的所述PWLP(315)。
确定图案灵敏度方法

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