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[发明专利]叠层板、无表面镀层的立体封装结构及方法-CN202010882924.4在审
发明人：颜军;王烈洋;颜志宇;龚永红;占连样;陈像;汤凡;蒲光明;陈伙立;骆征兵 -专利权人：珠海欧比特宇航科技股份有限公司
申请日： 2020-08-28 - 公布日： 2020-11-27 - 主分类号： H01L23/31 文献下载
摘要：本发明公开了一种叠层板及无表面镀层的立体封装结构及方法，其中叠层板至少一对角上设有定位孔，至少一边设有凹槽，凹槽内间隔设有多个半边焊盘。无表面镀层的立体封装结构包括叠层板堆叠结构及灌封层，叠层板堆叠结构包括多片上述叠层板自上而下堆叠而成，位于叠层板堆叠结构最下层的叠层板上设有若干引脚。叠层板之间设有多根引线，每根引线的两端分别与不同叠层板上的一个半边焊盘焊接。灌封层将叠层板堆叠结构灌封于内，引脚一端延伸至灌封层表面外。根据上述技术方案的无表面都城的立体封装结构通过采用上述叠层板，叠层板之间内部通过引线电性连接，灌封层表面无需镀上金属镀层，简化了生产工艺，并降低了材料成本。
叠层板表面镀层立体封装结构方法

[实用新型]叠层板及无表面镀层的立体封装结构-CN202021835689.7有效
发明人：颜军;王烈洋;颜志宇;龚永红;占连样;陈像;汤凡;蒲光明;陈伙立;骆征兵 -专利权人：珠海欧比特宇航科技股份有限公司
申请日： 2020-08-28 - 公布日： 2021-03-09 - 主分类号： H01L23/31 文献下载
摘要：本实用新型公开了一种叠层板及无表面镀层的立体封装结构及方法，其中叠层板至少一对角上设有定位孔，至少一边设有凹槽，凹槽内间隔设有多个半边焊盘。无表面镀层的立体封装结构包括叠层板堆叠结构及灌封层，叠层板堆叠结构包括多片上述叠层板自上而下堆叠而成，位于叠层板堆叠结构最下层的叠层板上设有若干引脚。叠层板之间设有多根引线，每根引线的两端分别与不同叠层板上的一个半边焊盘焊接。灌封层将叠层板堆叠结构灌封于内，引脚一端延伸至灌封层表面外。根据上述技术方案的无表面都城的立体封装结构通过采用上述叠层板，叠层板之间内部通过引线电性连接，灌封层表面无需镀上金属镀层，简化了生产工艺，并降低了材料成本。
叠层板表面镀层立体封装结构

[发明专利]电阻式存储器装置及其制造方法与操作方法-CN200910179774.4有效
发明人：张国彬;吕函庭;蔡政宏 -专利权人：旺宏电子股份有限公司
申请日： 2009-10-19 - 公布日： 2011-05-04 - 主分类号： H01L21/82 文献下载
摘要：一种电阻式存储器的制造方法，包括：于基板上形成第一埋置叠层结构，其中，第一埋置叠层结构由内向外依序包括一第一掺杂层、一第二掺杂层与一第三掺杂层；蚀刻第一埋置叠层结构以形成多个第二埋置叠层结构，其中，这些第二埋置叠层结构各别的第一掺杂层是第一信号线；形成多个第一绝缘层于这些第二埋置叠层结构之间；蚀刻这些第二埋置叠层结构，并中止于第一信号线，以形成多个以阵列形式排列的第三埋置叠层结构；形成多个第二绝缘层于这些第三埋置叠层结构之间；对应这些第三埋置叠层结构的位置形成存储材料层，并耦接第三掺杂层；以及，形成多个第二信号线以与存储材料层耦接，其中，第二信号线垂直第一信号线。
电阻存储器装置及其制造方法操作方法

[发明专利]存储器元件及其制造方法-CN202110675870.9在审
发明人：李鸿志;张智钦 -专利权人：旺宏电子股份有限公司
申请日： 2021-06-18 - 公布日： 2022-12-13 - 主分类号： H01L27/1157 文献下载
摘要：本公开提供了一种存储器元件，包括：第一叠层结构，包括第一绝缘层以及位于所述第一绝缘层上的第一导电层；第二叠层结构，位于所述第一叠层结构上，所述第二叠层结构包括相互交替的多个第二导电层与多个第二绝缘层；通道柱，穿过所述第二叠层结构，并且延伸至所述第一叠层结构；储存层，位于所述通道柱与所述第一叠层结构之间以及所述通道柱与所述第二叠层结构之间；以及导电柱，位于所述第一导电层中，且与所述第一导电层和所述基底电性连接
存储器元件及其制造方法

[发明专利]三维存储器及其制备方法-CN202180022028.3在审
发明人：吴林春;张坤 -专利权人：长江存储科技有限责任公司
申请日： 2021-11-01 - 公布日： 2023-07-07 - 主分类号： H10B43/20 文献下载
摘要：本申请提供了一种三维存储器及其制备方法，该制备方法包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的底部选择栅切口，并在底部选择栅切口内形成第一牺牲层；形成覆盖第一牺牲层和第一叠层结构的第二叠层结构，其中，第一叠层结构和第二叠层结构均包括交替叠置的电介质层和栅极牺牲层；将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为栅极导电层；从第一叠层结构的远离第二叠层结构的一侧，形成暴露第一导电层的沟槽；以及经由沟槽，将第一导电层替换为绝缘层。
三维存储器及其制备方法

[发明专利]三维AND快闪存储器元件及其制造方法-CN202111156151.2在审
发明人：胡志玮;叶腾豪;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2021-09-29 - 公布日： 2023-03-21 - 主分类号： H10B41/35 文献下载
摘要：本公开提供一种三维AND快闪存储器元件，包括：叠层结构，位于介电基底上，其中所述叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层；多个分隔物，将所述叠层结构分隔成多个子区块，所述多个分隔物包括：多个叠层墙，包括彼此交替叠层的多个分隔层与所述多个绝缘层，其中所述多个分隔层埋在所述多个栅极层中；多个分隔狭缝，与所述多个叠层墙彼此交替，其中每一分隔狭缝延伸穿过所述叠层结构；多个通道柱，延伸穿过每一子区块的所述叠层结构；多个源极柱与多个漏极柱，位于所述多个通道柱内；以及多个电荷储存结构，位于所述多个栅极层与所述通道柱之间。
三维 and 闪存元件及其制造方法

[发明专利]半导体结构及其形成方法-CN202011046924.7在审
发明人：夏文斌 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-09-29 - 公布日： 2022-04-12 - 主分类号： H01L43/12 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底；在所述基底上形成辅助层；形成贯穿所述辅助层的通孔；在所述通孔中和辅助层上形成磁隧道结叠膜结构，所述磁隧道结叠膜结构位于所述通孔底部的部分作为叠膜底部；去除高于所述叠膜底部顶面的磁隧道结叠膜结构；去除高于所述叠膜底部顶面的磁隧道结叠膜结构后，去除所述辅助层，剩余所述磁隧道结叠膜结构用于形成磁隧道结叠层结构。本发明实施例有利于提高磁隧道结叠层结构的侧壁陡直度和关键尺寸一致性，且有利于对所述磁隧道结叠层结构的关键尺寸进行精确控制。
半导体结构及其形成方法

[发明专利]存储器元件及其制备方法-CN202010000846.0在审
发明人：林威良;蔡文哲 -专利权人：旺宏电子股份有限公司
申请日： 2020-01-02 - 公布日： 2021-06-29 - 主分类号： H01L27/11524 文献下载
摘要：本发明公开了一种存储器元件及其制备方法，存储器元件包括一衬底、一叠层结构、多个通道结构、一存储层以及多个隔离结构。衬底具有一上表面。叠层结构位于衬底的上表面上，其中叠层结构包括依序叠层于衬底上的一第一绝缘层、一第一导电层、一第二绝缘层、一第二导电层以及一第三绝缘层。通道结构穿过叠层结构并电性连接于衬底，其中各通道结构包括一上部部分及一下部部分，上部部分对应于第二导电层，下部部分对应于第一导电层。存储层位于第二导电层与上部部分之间。隔离结构穿过叠层结构以将叠层结构分隔为多个次叠层。
存储器元件及其制备方法

[发明专利]半导体存储器装置和该半导体存储器装置的制造方法-CN202110196415.0在审
发明人：李南宰 -专利权人：爱思开海力士有限公司
申请日： 2021-02-22 - 公布日： 2021-11-19 - 主分类号： H01L27/11582 文献下载
摘要：该半导体存储器装置包括：第一层叠结构，其包括交替层叠的层间绝缘层和第一导电图案；第二层叠结构，其包括与第一层叠结构交叠的第二导电图案，以及与第一层叠结构交叠的第三导电图案，并且第二导电图案插置在第一层叠结构和第三导电图案之间，第三导电图案的氧化速率不同于第二导电图案的氧化速率；沟道结构，其穿透第一层叠结构和第二层叠结构；以及位线，其与第一层叠结构交叠，并且第二层叠结构插置在第一层叠结构和位线之间。
半导体存储器装置制造方法

[发明专利]熔丝结构及其制作方法-CN202110551568.2在审
发明人：李雄 -专利权人：长鑫存储技术有限公司
申请日： 2021-05-20 - 公布日： 2022-11-22 - 主分类号： H01L23/525 文献下载
摘要：本发明涉及一种熔丝结构及其制作方法，其中，熔丝结构包括：衬底；鳍片，位于衬底上，包括第一鳍片区；栅极叠层结构，绕设于第一鳍片区的顶部以及侧壁；其中，栅极叠层结构包括第一栅极叠层和第二栅极叠层，第一栅极叠层覆盖第一鳍片区，第二栅极叠层覆盖第一栅极叠层，且第一栅极叠层用于接收第一栅电压，第二栅极叠层用于接收第二栅电压，第一栅电压大于第二栅电压。
结构及其制作方法

[发明专利]一种p沟道FET与LED的单片集成器件及其制备方法-CN202310510342.7在审
发明人：王阳;王国斌 -专利权人：江苏第三代半导体研究院有限公司
申请日： 2023-05-08 - 公布日： 2023-08-01 - 主分类号： H01L33/62 文献下载
摘要：本发明公开了一种p沟道FET与LED的单片集成器件及其制备方法，该单片集成器件包括：衬底、设置于衬底一侧的FET叠层结构和LED叠层结构；其中，FET叠层结构包括第一电极，第一电极位于LED叠层结构背离衬底的一侧，第一电极复用为LED叠层结构的阴极。由于LED叠层结构的阴极和FET叠层结构的第一电极共用一个电极，使得单片集成器件中LED叠层结构和FET叠层结构可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低单片集成器件的制备工艺难度，并且有助于器件提升集成度
一种沟道 fet led 单片集成器件及其制备方法

[发明专利]包覆工具-CN201580017416.7有效
发明人：平野雄亮;目时贤二 -专利权人：株式会社泰珂洛
申请日： 2015-04-10 - 公布日： 2018-03-30 - 主分类号： B23B27/14 文献下载
摘要：包覆工具包含基材和形成在所述基材表面上的包覆层，包覆层包含第1层叠结构和第2层叠结构。第1层叠结构和第2层叠结构连续交替地层叠2次以上。第1层叠结构包含组成不同的至少2种层，所述2种层交替地层叠2次以上。第1层叠结构中所含的层的平均厚度为60nm以上且500nm以下。第2层叠结构包含组成不同的至少2种层，所述2种层交替地层叠2次以上。第2层叠结构中所含的层的平均厚度为2nm以上且小于60nm。第1层叠结构及第2层叠结构中所含的层包含含有选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Al、Si、Sr、Y、Sn及Bi中的至少1种金属元素和选自碳、氮、氧及硼中的至少1种非金属元素的化合物。第1层叠结构和/或第2层叠结构的平均厚度从基材侧向着包覆层的表面侧连续地或阶段地增加。
工具

[发明专利]包覆工具-CN201580016214.0有效
发明人：平野雄亮;目时贤二 -专利权人：株式会社泰珂洛
申请日： 2015-03-27 - 公布日： 2018-01-26 - 主分类号： B23B27/14 文献下载
摘要：包覆层包含第1层叠结构和第2层叠结构。第1层叠结构和第2层叠结构连续交替地层叠2次以上。第1层叠结构包含组成不同的至少2种层，所述2种层交替地层叠2次以上，第1层叠结构中所含的层的平均厚度为60nm以上且500nm以下。第2层叠结构包含组成不同的至少2种层，所述2种层交替地层叠2次以上。第2层叠结构中所含的层的平均厚度为2nm以上且小于60nm。第1层叠结构及第2层叠结构中所含的层包含含有选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Al、Si、Sr、Y、Sn及Bi中的至少1种金属元素和选自碳、氮、氧及硼中的至少1种非金属元素的化合物。第1层叠结构和/或第2层叠结构的平均厚度从基材侧向着包覆层的表面侧连续地或阶段地减小。
工具

[发明专利]3D存储器件及其制造方法-CN201910318434.9有效
发明人：徐前兵;杨号号;王恩博;卢峰;张若芳;张富山;刘沙沙 -专利权人：长江存储科技有限责任公司
申请日： 2019-04-19 - 公布日： 2022-04-01 - 主分类号： H01L27/11556 文献下载
摘要：公开了一种3D存储器件及其制造方法，包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的第一柱体；在第一叠层结构上形成第二叠层结构；形成贯穿第二叠层结构的第二柱体；去除第一柱体和第二柱体的一部分，形成沟道孔；以及在沟道孔内形成沟道柱，其中，第一柱体至少包括线性氧化层和多晶硅层，第二柱体至少包括线性氧化层；第一柱体和第二柱体的线性氧化层在第一叠层结构和第二叠层结构的边界处断开，且在断开处沟道柱连续延伸。本发明实施例在第一叠层结构内形成线性氧化层和多晶硅层，在第二叠层结构内形成线性氧化层，在刻蚀多晶硅层时两层叠层结构内的线性氧化层可以避免连接处叠层结构受损，从而提高3D存储器件的良率和可靠性。
存储器件及其制造方法

[发明专利]3D存储器件及其制造方法-CN201811096306.6在审
发明人：胡斌;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-19 - 公布日： 2018-12-18 - 主分类号： H01L27/11551 文献下载
摘要：该3D存储器件包括：半导体衬底；沟道柱，位于半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，3D存储器件还包括贯穿沟道柱的第一隔离结构，第一隔离结构将第一栅叠层结构与第二栅叠层结构分隔，其中，在与半导体衬底表面垂直的方向上，每个栅叠层结构的多个栅极导体和多个层间绝缘层交替堆叠，并且第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。
栅叠层结构存储器件栅极导体沟道层间绝缘层错开设置隔离结构衬底半导体半导体衬底表面空间利用率交替堆叠垂直的邻接分隔制造存储贯穿申请