[发明专利]非易失性存储器件在审

申请号：	202110435986.5	申请日：	2021-04-22
公开（公告）号：	CN113540107A	公开（公告）日：	2021-10-22
发明（设计）人：	郑基容;金浩珍;权永振;殷东锡	申请（专利权）人：	三星电子株式会社
主分类号：	H01L27/11563	分类号：	H01L27/11563;H01L27/11568;H01L27/11573
代理公司：	北京市柳沈律师事务所 11105	代理人：	程丹辰
地址：	韩国***	国省代码：	暂无信息
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摘要：	一种非易失性存储器件包括：衬底，包括单元阵列区域；第一栅电极，包括在衬底的单元阵列区域上的开口；多个第二栅电极，堆叠在第一栅电极上方并包括凸起部分，凸起部分具有朝向衬底延伸的向外弯曲；以及字线切割区域，切割开口和凸起部分。
搜索关键词：	非易失性存储器
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摘要：本申请实施例公开了一种三维存储器的制作方法及三维存储器，该制作方法包括：提供一衬底；在所述衬底上形成堆叠结构；在所述堆叠结构背离所述衬底一侧形成第一掩膜版；以第一掩膜版为掩膜，刻蚀所述堆叠结构第一厚度，在所述堆叠结构中形成第一通道孔；以所述第一掩膜版为掩膜，刻蚀所述堆叠结构第二厚度，在所述堆叠结构中形成第二通道孔，所述第二通道孔与所述第一通道孔相连通；其中，所述堆叠结构的通道孔包括所述第一通道孔和所述第二通道孔，所述第一通道孔和所述第二通道孔在不同的刻蚀步骤中形成，以通过多次刻蚀所述堆叠结构，在所述堆叠结构中形成通道孔，从而在不升级刻蚀机台的情况下，满足所述通道孔的高深宽比需求。

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摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上形成叠层结构；形成贯穿叠层结构的沟道孔与伪沟道孔；分别在沟道孔与伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，衬底与半导体牺牲层至少被栅介质层、电荷存储层以及隧穿介质层分隔；在伪沟道孔中形成阻挡层，阻挡层覆盖伪沟道孔中的半导体牺牲层；去除沟道孔底部的部分半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成通孔；在沟道孔与通孔的内表面形成沟道层，沟道层与衬底电连接，其中，在形成通孔时，阻挡层至少保护位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。

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摘要：本发明提供一种嵌入式SONOS闪存的工艺方法，提供衬底，衬底上设有相互间隔的选择管和存储管；对选择管和存储管之间区域的衬底进行重掺杂；在选择管和存储管上进行自对准金属硅化物的生长。本发明的方法在曝光时，选择管和存储管之间的区域进行保护，以使后续工艺不对该区域进行金属硅化物生长，从而以降低漏电，提高器件可靠性。

半导体装置-201610578765.2
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摘要：本发明涉及半导体装置，提高半导体装置的性能。半导体装置具有：凸片(FA)，作为半导体基板(1)的一部分并且从半导体基板(1)的主面(1a)突出，在第1方向上具有宽度并且在第2方向上延伸；控制栅极电极(CG)，隔着栅极绝缘膜(GIt)地配置于凸片(FA)上，在第1方向上延伸；以及存储器栅极电极(MG)，隔着栅极绝缘膜(GIm)地配置于凸片(FA)上，在第1方向上延伸。并且，膜厚比栅极绝缘膜(GIt)厚的栅极绝缘膜(GIm)所介于的配置有存储器栅极电极(MG)的区域的凸片(FA)的宽度(WM1)比栅极绝缘膜(GIt)所介于的配置有控制栅极电极(CG)的区域的凸片(FA)的宽度(WC1)窄。

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摘要：本发明提供的埋入式栅极结构及半导体存储器的形成方法包括如下步骤：提供衬底，所述衬底上具有第一掩膜层；形成多个刻蚀结构于所述第一掩膜层表面，所述刻蚀结构包括分隔层和位于所述分隔层表面的第二掩膜层，所述第二掩膜层中具有暴露所述分隔层的第一沟槽，相邻所述刻蚀结构之间具有暴露所述第一掩膜层的第二沟槽；同时沿所述第一沟槽和所述第二沟槽刻蚀所述衬底，形成与所述第一沟槽对应的栅极槽、并同时形成与所述第二沟槽对应的第一隔离槽于所述衬底中，且所述第一隔离槽的深度大于所述栅极槽。本发明极大的简化了埋入式栅极结构的制造工艺，提高了半导体的生产效率，降低了半导体制造成本。

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申请日： 2019-09-09 - 公布日： 2022-05-24 - 主分类号： H01L27/11563
摘要：本发明提供了一种三维存储器的制造方法，具体包括：提供衬底，衬底上的堆叠层中具有沿衬底高度方向贯穿整个堆叠层的沟道通孔，沟道通孔的底部形成有硅外延结构，沟道通孔的侧壁和硅外延结构的上表面依次形成有第一氧化层、氮化层、第二氧化层和保护层；刻蚀硅外延结构上表面上的保护层，以形成暴露第二氧化层的缺口；经由缺口采用第一湿法工艺刻蚀第二氧化层；采用第二湿法工艺刻蚀氮化层；以及采用第三湿法工艺刻蚀第一氧化层，以暴露硅外延结构，其中第一湿法工艺和第三湿法工艺采用相同的腐蚀剂，不同于第二湿法工艺采用的腐蚀剂。根据本发明所提供的制造方法能够形成不影响周围器件的沟道通孔底部结构，以保证器件的电特性能良好。

3D存储器件及其制造方法-201911025118.9
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申请日： 2019-10-25 - 公布日： 2022-05-06 - 主分类号： H01L27/11563
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；栅叠层结构，位于所述衬底上，包括交替堆叠的所述多个栅极导体层与多个层间绝缘层，所述多个栅极导体从单元区延伸至与所述单元区邻接的外围区，并且所述多个栅极导体在所述外围区中呈台阶状；多个沟道柱和多个伪沟道柱，分别在所述单元区和所述外围区中贯穿所述栅叠层结构，所述多个沟道柱到达所述衬底中的公共源区；多个栅线缝隙，从所述单元区延伸至所述外围区，并且将所述多个栅极导体分别隔开成多条栅线；以及多个伪栅线缝隙，在所述单元区中延伸至所述单元区和所述外围区之间的边界。该3D存储器件采用伪栅线缝隙减小单元区和边界处的应力梯度，以提高3D存储器件的良率和可靠性。

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摘要：存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管和金属接触件。第一上拉晶体管具有在第一方向上延伸的第一有源区域。第一传输门晶体管具有在第一方向上延伸的第二有源区域，并且第二有源区域在第二方向上与第一有源区域分隔开。第二有源区域与第一有源区域相邻。第二传输门晶体管耦合至第二上拉晶体管。金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。金属接触件耦合第一上拉晶体管和第一传输门晶体管的漏极。第一和第二传输门晶体管以及第一和第二上拉晶体管是四晶体管存储器单元的部分。本发明的实施例还涉及形成存储器电路的方法。

非易失性存储器的制造方法及非易失性存储器-201710104009.0
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摘要：本发明的实施例提供了一种制造非易失性存储器的方法。提供包括第一区域和位于第一区域的外围处的第二区域的衬底。在衬底的第一区域上形成多个堆叠结构。在衬底的第二区域上形成壁结构。在衬底上方形成导电层。在导电层上方形成底部抗反射涂层。回蚀刻底部抗反射涂层和导电层。图案化导电层。本发明的实施例还提供了一种非易失性存储器。

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摘要：一种半导体器件包括：衬底，包括存储单元区域和连接区域；多个栅极线，在衬底的存储单元区域中在竖直方向上彼此竖直地重叠，每个栅极线包括第一金属；阶梯状连接单元，在连接区域中，该阶梯状连接单元包括多个导电焊盘区域，每个导电焊盘区域包括第一金属并且一体地连接到多个栅极线中的相应栅极线；多个接触结构，与阶梯状连接单元竖直地重叠，每个接触结构连接到多个导电焊盘区域中的分别对应的导电焊盘区域并且包括第二金属；以及至少一个金属硅化物层，在至少一个接触结构与分别对应的导电焊盘区域之间。

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摘要：一种半导体存储器件包括衬底、地选择线、字线、绝缘层、竖直通道部分和第一外围电路栅极图案。衬底包括单元阵列区域和外围电路区域。地选择线在单元阵列区域上。字线在地选择线上。绝缘层在地选择线与字线之间。竖直通道部分在与衬底的顶表面垂直的方向上穿过地选择线、字线和绝缘层。第一外围电路栅极图案在衬底的外围电路区域上。绝缘层从单元阵列区域延伸到外围电路区域上以覆盖第一外围电路栅极图案的顶表面。

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摘要：公开了存储器件及其制造方法的实施例。在示例中，一种存储器件，包括：衬底；存储堆叠体；以及沟道结构。所述存储堆叠体包括在所述衬底之上的交错的导体层和电介质层。所述沟道结构延伸通过所述存储堆叠体到达所述衬底中，并且包括功能层，所述功能层包括隧穿层，所述隧穿层的氮重量百分比不大于约28％。

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半导体器件-202110143111.8
发明人：申乂苑;尹在璇;李昇埈;李钟旻 -专利权人：三星电子株式会社
申请日： 2021-02-02 - 公布日： 2021-11-30 - 主分类号： H01L27/11563
摘要：一种半导体器件包括设置在衬底上的堆叠结构。该堆叠结构包括在与第一方向和第二方向交叉的第三方向上交替堆叠的多个绝缘层和多个电极层。多个沟道结构在第三方向上延伸穿过堆叠结构。第一布线组包括设置在堆叠结构上的多个第一水平布线，所述多个第一水平布线在第一方向上排列并在第二方向上延伸。第二布线组包括设置在堆叠结构上的多个第二水平布线，所述多个第二水平布线在第一方向上排列并在第二方向上延伸。所述多个第一水平布线和所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个。第一线识别部设置在第一布线组与第二布线组之间。

包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法-202010395774.4
发明人：刘松;沈超;陈德建;汪文婷;黄欣欣;许芷萍 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-14 - 公布日： 2021-11-23 - 主分类号： H01L27/11563
摘要：公开了存储器件及其制造方法的实施例。在示例中，一种存储器件，包括：衬底；存储堆叠体；以及沟道结构。所述存储堆叠体包括在所述衬底之上的交错的导体层和电介质层。所述沟道结构延伸通过所述存储堆叠体到达所述衬底中，并且包括功能层，所述功能层包括隧穿层，所述隧穿层的氮重量百分比不大于约28％。

半导体存储器元件及其制作方法-201810743179.8
发明人：王温壬;郑钧鸿;王泉富 -专利权人：联华电子股份有限公司
申请日： 2018-07-09 - 公布日： 2021-11-16 - 主分类号： H01L27/11563
摘要：本发明披露一种半导体存储器元件及其制作方法，该半导体存储器元件包含一存储器栅极，设于基底的主表面上，其中存储器栅极具有第一侧壁及第二侧壁、一控制栅极，设于存储器栅极一侧，其中控制栅极具有第三侧壁及第四侧壁、一缝隙，介于存储器栅极的第二侧壁与控制栅极的第三侧壁之间、一第一单间隙壁结构，设于存储器栅极的第一侧壁上、一第二单间隙壁结构，设于控制栅极的第四侧壁上，及一缝隙填充层，填满缝隙。

三维存储器件及用于形成其的方法-202110948591.5
发明人：吴林春;李姗;夏志良;张坤;周文犀;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2020-04-27 - 公布日： 2021-11-12 - 主分类号： H01L27/11563
摘要：公开了3D存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的N型掺杂半导体层；位于所述N型掺杂半导体层之上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。

半导体存储器件-202120902508.6
发明人：李炅奂;金容锡;金炫哲;山田悟;柳成原;弘载昊 -专利权人：三星电子株式会社
申请日： 2021-04-26 - 公布日： 2021-11-09 - 主分类号： H01L27/11563
摘要：本实用新型提供了半导体存储器件。该半导体存储器件包括：第一半导体图案，包括第一杂质区、第二杂质区和沟道区，第一杂质区在第一方向上与基板间隔开并具有第一导电类型，第二杂质区具有与第一导电类型不同的第二导电类型，并且沟道区在第一杂质区和第二杂质区之间；第一导电连接线，连接到第一杂质区并在与第一方向不同的第二方向上延伸；以及第一栅极结构，在第一方向上延伸并包括第一栅电极和第一栅极绝缘膜，其中第一栅电极穿透沟道区，并且第一栅极绝缘膜在第一栅电极和第一半导体图案之间。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]非易失性存储器件在审

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